32 Bit Block RAM erzeugen - Xilinx

[FPGA-Einsteiger (Gast)]

Guten Tag,

ich beschäftige mich seit ein paar Tagen mit FPGA's (Xilinx Artix 7 mit 
Vivado, VHDL). Jetzt bin ich grade beim Block RAM angekommen und hab es 
auch schon geschaft ein Block-RAM zum laufen zu bekommen. Dabei hatten 
Adress und Daten-Bus 16 Bit. Nun hab ich versucht den Datenbus auf 32 
Bit auf zu bohren, aber dann erzeugt Vivado kein Block-RAM mehr sondern 
Distributed-RAM. Ich achte natürlich darauf, dass das Array nicht zu 
groß wird. (Max 1800kb (50 x 36kb) BRAM).

entity Test is
    Generic( AddrWidth: INTEGER := 16;
             DataWidth: INTEGER := 32 );
    Port ( Clk : in STD_LOGIC;
           Write : in STD_LOGIC;
           Addr : in STD_LOGIC_VECTOR ((AddrWidth - 1) downto 0);
           DataIn : in STD_LOGIC_VECTOR ((DataWidth - 1) downto 0);
           DataOut : out STD_LOGIC_VECTOR ((DataWidth - 1) downto 0));
end Test;

architecture Test_Behavioral of Test is
    type BRAM is array((((1800 * 1024) / DataWidth) - 1) downto 0) of STD_LOGIC_VECTOR(DataWidth - 1 downto 0);
    signal mem: BRAM;
begin

    process(Clk)
    begin
        if rising_edge(Clk) then
            if Write = '1' then
                mem(to_integer(UNSIGNED(Addr))) <= DataIn;
            end if;
            
            DataOut <= mem(to_integer(UNSIGNED(Addr)));
        end if;
        
    end process;
end Test_Behavioral;

Vielleicht kennt sich hier ja jemand mit dem Block-RAM aus?

[jibi (Gast)]

>if rising_edge(Clk) then

du brauchst hier einen synchronen Prozess...

Gruß J

[Bit Wurschtler (Gast)]

jibi schrieb:
>>if rising_edge(Clk) then
>
> du brauchst hier einen synchronen Prozess...
>
> Gruß J

Hat er doch?!

[The Expert (Gast)]

BlockRAMs werden nicht erzeugt, sondern inferiert, da sie real eh schon 
da sind und nicht geändert werden können.

[Bit Wurschtler (Gast)]

FPGA-Einsteiger schrieb im Beitrag #4492327:
> dass das Array nicht zu
> groß wird. (Max 1800kb (50 x 36kb) BRAM).

http://www.xilinx.com/support/documentation/user_guides/ug473_7Series_Memory_Resources.pdf


S.27 check mal ob du bei 32bit datenbusbreite 36kb zur Verfügung hast.
und ob 32 bit wirklich so realisierbar ist.

Und auf S. 13 kannst du checken ob dein FPGA überhaupt 50 BRAM's hat. 
Dann wäre noch zu klären ob die auch alle frei sind. Check doch mal den 
Synthese Report. Alternativ kannst du dich ja bei der type -decla
type BRAM is array((((1800 * 1024) / DataWidth) - 1) downto 0) of 
STD_LOGIC_VECTOR(DataWidth - 1 downto 0);

so langsam hochtasten. Versuch erst mal einen  BRAM -Block 32kbit @ 
32bit zu allokieren.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bit Wurschtler schrieb:
> S.27 check mal ob du bei 32bit datenbusbreite 36kb zur Verfügung hast.
> und ob 32 bit wirklich so realisierbar ist.
Wenn man an die Obergrenze kommt, dann darf man sich nicht wundern, dass 
einem 1/9 des Speichers fehlt: das 9. Bit ist in die Marketingzahlen 
eingepreist (so kommen die 9, 18, 36, 72 Bit Wortbreite zustande), es 
kann aber so einfach nicht auf 32 Breite "umgemappt" werden...

[The Expert (Gast)]

Richtig, man hat - wenn man es gebrauchen kann - z.B. 9 RAMs mit 32Bit 
statt nur 8, wenn man die Bits orthogonal aufzieht.