Ich instanziiere derzeit in einem Verilog Projekt Xilinx DSP48 slices. Gibt es eine Möglichkeit diese mit einem nicht-Xilinx tool zu simulieren? Falls ja: Woher bekomme ich den entsprechenden Code?
Ja, dazu muss man die spezifischen Teile ein mal mittels CompXlib in eine Lib synthetisieren und in deinen Simulator einbinden (Bei Modelsim passiert das automatisch). Falls du was anderes verwendest, einfach nach CompXlib und SimulatorDeinerWahl suchen ;) Falls sich die Frage darauf bezieht, wie du die einbindest, die werden als BlackBox initialisiert, also einfach die Ports ranflanschen.
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Was ist der Zweck der Simulation? Warum nicht das Verhaltensmodell nehmen?
> Xilinx DSP48 slices. Gibt es eine Möglichkeit diese mit einem > nicht-Xilinx tool zu simulieren? Falls ja: Woher > bekomme ich den entsprechenden Code? Es geht bestimmt mit GHDL, GHDL kann aber nur VHDL. Dafür habe ich bereits eine Anleitung geschrieben. http://www.dossmatik.de/ghdl/ghdl_unisim.pdf Verilog wird auf Icarus simuliert. Wie weit man da Xilinx einbinden kann, bin ich nicht auf dem Laufenden.
René D. schrieb: > Es geht bestimmt mit GHDL, GHDL kann aber nur VHDL. wie ist das dann mit den verilog cores? Geht es wieder mit wrappern oder garnicht? In Vivado ist ja nunmehr so ziemlich alles in verilog(?)
Kameramann schrieb: > René D. schrieb: >> Es geht bestimmt mit GHDL, GHDL kann aber nur VHDL. > > wie ist das dann mit den verilog cores? Geht es wieder mit wrappern oder > garnicht? In Vivado ist ja nunmehr so ziemlich alles in verilog(?) Verilog geht gar nicht. Verilog wir häufig mit Icarus simuliert. Aber ein Mixed habe ich noch nicht gehört. Icarus hat aber einen Konverter verilog to VHDL eingebaut.
René D. schrieb: > Icarus hat aber einen Konverter verilog to VHDL eingebaut. Das finde ich interessant für ein tool, dass angeblich gedacht ist, Verilog zu Supporten :-) Siehe den Tenor hier: http://iverilog.icarus.com Wie gut funktioniert der? Schon probiert? Ich überlege nämlich, das ein oder andere DDR-RAM Modell zu konvertieren.
Moin, Jürgen S. schrieb: > Wie gut funktioniert der? Schon probiert? > Manchmal klappt's, manchmal nicht. Wenn es aber geklappt hat, dann ist die ganze Hierarchie in einem "flachen" VHDL-File, lässt sich simulieren, und funktionierte bisher auch immer in der syn. Ich habe oft allerdings manuell dran herumfrickeln müssen. > Ich überlege nämlich, das ein oder andere DDR-RAM Modell zu > konvertieren. Die Sachen von FMF?
Hallo zurück Strubi schrieb: > Die Sachen von FMF? Im Idealfall komplette Modelle von Micron. Das Problem ist bei den Architekturen nämlich deren Größe und der Umstand, dass da schnell die Kapazitätsgrenzen der freien Simulatoren gesprengt werden. Wenn es gelänge, über diesen Umweg komplette DD3-Controller mittels GHDL in VHDL zu simulieren, wäre das ein echter Gewinn.
Hi Jürgen, hmm, hätte mal gesagt, die Chancen stehen eher schlecht, wenn da noch die ganzen Timing-Sachen (Delayed signals) verarztet sind, das kriegt Icarus nicht umgesetzt. Schon bei den VITAL-Sachen der FMF-Modelle in VHDL hatte GHDL teils Mühe, obwohl da auch inzwischen bisschen was passiert ist, glaube ich. Aber einfach mal ausprobieren: iverilog -v $(VERILOG_SRCS) -tvhdl -o /tmp/gna.vhdl Grüsse, - Strubi
Wäre auch zu schön gewesen, werde es mal probieren.
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