Soweit ich sehe, wird nur falling_edge benutzt, von daher sollte das
funktionieren. Das ist aber trotzdem sehr unschön. Ich hatte schon
mehrere Designs zur Reparatur, in denen der Vorentwickler beide Takte
benutzt habe und ich bin nicht sicher, was da jeweils gebaut worden war.
Ein DDR-FlipFlop kann es nur im Ausnahmefall gewesen sein, weil es das
physikalisch inmitten des FPGAs ja nicht gibt. Gfs drängt die Synthese
sowas auch mal an den Rand und baut was.
Ich errinnere mich, dass ich seinerzeit mal probiert habe, solche
Konstrukte systematisch zu erforschen, aber das Einzige, was ich
verbindlich sagen kann, ist, daß man da nichts verlässliches sagen kann.
Daher mein Ratschlag: "Finger weg vom falling_edge".