Das fällt mir immer wieder auf. Ist es in Verilog einfacher bzw übersichtlicher? Danke. Gruss
VGA Darstellung ? In welchem Film bist du stecken geblieben ? VHDL ist eine akademische Hardwaredefinitionssprache aus Europa, ähnlich geschwätzig wie ADA, in der viele nie funktinierende Designs formuliert werden können, die aber hochintellektuelle akademische Spielereien erlaubt beim Rätselraten was denn dort nun wie funktioniert. 90%, wenn nicht 99% der real funktionierenden Hardware wird in den USA und Asien in Verilog geschrieben, sozusagen das passende Handwerkszeug der Macher. Klar gibt es damit mehr VGA Beispiele in Verillog als in VHDL, wenn das deine Frage war.
Ich denke, das liegt an der unterschiedlichen Veröffentlichungspraxis. Hier, im VHDL-Gebiet, wird veröffentlicht, wenn man etwas Neues beizutragen hat. In den USA, dem Veriloggebiet, wird meinem Gefühl nach teilweise jeder Mist veröffentlich. Da haben Studenten am Ende ihres Studiums schon wie viele 'Papers' veröffentlicht, aber teilweise sind die auf den Niveau 'Operationsverstärker-Grundschaltungen'. Wenn in Asien auch Verilog vorherrschend ist, ist natürlich schon rein von der Benutzerzahl klar, dass Verilog weiter verbreitet ist und es dementsprechend mehr Beschreibungen in dieser Sprache gibt.
MaWin schrieb: > VHDL ist eine akademische Hardwaredefinitionssprache aus Europa, ähnlich > geschwätzig wie ADA VHDL ist nicht mehr oder weniger geschwätzig wie Verilog. Ich darf da wieder mal zu mir verweisen: http://www.lothar-miller.de/s9y/archives/88-VHDL-vs.-Verilog-am-Beispiel-einer-Stoppuhr.html Ich pflichte Dussel bei: viele dieser Verilog VGA Implementierungen sind wild zusammengehackt und es ist eigentlich schade um den Speicherplatz, den sie belegen...
Den Satz kann man einrahmen :-) Ich habe ebenfalls den Eindruck, dass die Europäer weniger veröffentlichungsfreudig sind, besonders gegenüber den Indern. Auch dort wird sehr viel mit Verilog gemacht und was von dort kommt, hat facebook-Niveau. Jegliche Kopie der Kopie einer Applikation wird mit einem paper unterlegt. Und unsereines muss es dann im Zuge von Patentrecherchen sichten.
M. W. schrieb: > Ich habe ebenfalls den Eindruck, dass die Europäer weniger > veröffentlichungsfreudig sind, besonders gegenüber den Indern. Auch dort > wird sehr viel mit Verilog gemacht und was von dort kommt, hat > facebook-Niveau. Wow , facebook, eine der wertvollsten Firmen am Markt. Kann es sein, daß du nicht weisst, wovon du sprichst und die falschen Worte wählst ? > Jegliche Kopie der Kopie einer Applikation wird mit > einem paper unterlegt. Und unsereines muss es dann im Zuge von > Patentrecherchen sichten. Na, und wer hat das unsägliche Patentsystem eingeführt ? Da deiner Meinung nach die Inder sowieso nicht können was dein so hoch hochintelligentes Patent schützen soll, brauchst du dort auch nicht recherchieren. alleine daß du es tust weist also nach, daß es durchaus so sein könnte, daß dort schon längst das gemacht wurde das ihr hier für schützenswert haltet. WENN du schon was zum Guten der Menschheit tun willst: Arbeit mit daran, das unsägliche Patentsystem endlich abzuschaffen. Alles, was das Patentsystem an gesellschaftsschädigendem verhindern will, ist schon durch das Wettbewerbsrecht abgedeckt, ohne Institution, ohne Kosten vor dem Streit (bzw. ohne Kosten für den Gewinner im Streit). Zugegeben, nicht jedes Land der Welt hat dasselbe Wettbewerbsrecht wie Deutschland.
Du hast leider meinen Beitrag überhaupt nicht verstanden. 1. In facebook schreibt jeder Durchschnittliche jeden Mist und was Elektronik und Software angeht, posten dort nur Bastler. 2. Mehr als Bastelniveau haben die Publikationen aus Indien zu 99% nicht. Dort wird gebaut, was es schon gibt. Die deutschen Studenten machen mindestens dasselbe, machen aber kein paper draus. 3. Leider wird auch bei industriellen Patenten patentiert, was es schon gibt und vom lokalen Patentgericht anerkannt, was genau die Streitigkeiten proviziert. 4. Die indischen Gerichte erkennen zum Teil internationale Patente einfach nicht an und autorisieren Zwangslizenzen. 5. Ich möchte die nicht lesen, sondern MUSS sie lesen, weil es teilweise im Auftrag benannt ist, neue Entwicklungen gegen Patente abzugrenzen. Da gerade aus Indien ein Dummpatent nach dem anderen kommt, muesen sie aufgefasst werden und benannt werden. Leider. 6. WEIL ich das tue, habe ich einen Eindruck und kann mir eine Einschätzung der indischen Wissenschaftsinsdustrie erlauben. 7. Das indische Patentunwesen wird auch von indischen Wissenschaftlern stark kritisiert. Oft sind es dort auch Mäzane, die was aufkaufen, in einem indischen Bundestaat registrieren und patentieren lassen und dann andere indische Firmen aus anderen Bundesstaaten an die Wand prozessiert. 8. Ich sehe mich als Einzelunternehmer nicht in der Lage, das Patentunwesen abzuschaffen, weil da viele Juristen kräftig dran verdienen und die haben kein Interesse an einer Abschaffung. Genau wie in Deutschland das Rechtsberatungsgesetzt dafür sorgt, dass nur Juristen und Steuerberater Tipps geben dürfen, damit sie sich weiter an uns normalen Werktätigen vollsaugen können.
M. W. schrieb: > Ich sehe mich als Einzelunternehmer nicht in der Lage, das > Patentunwesen abzuschaffen Das ist schade. Immerhin erkennt du, daß es ein Unwesen ist. Ich bezweifle allerdings, daß man als Einzelunternehmer auch nur ansatzweise in der Lage ist, alle weltweit neu erscheinenden Patente durchzulesen, der Tag hat nur 24 Stunden. Ob sie einen betreffen weiss man ja erst hinterher. Suchworte helfen auch oft nicht. Ausserdem kannst du gar nicht alle Sprachen. > Genau wie in Deutschland das Rechtsberatungsgesetzt dafür sorgt, > dass nur Juristen und Steuerberater Tipps geben dürfen, Das ist ein Irrtum. Das Gesetz gilt gar nicht für dich und mich. Du darfst in Steuer- und Gesetzessachen Tipps geben wie du willst, es ist bloss deine (aus Unkenntis falsche, wie man oben sieht) Laienmeinung. Das Gesetz gilt nur dem Wettbewerb der Juristen untereinander. Da darf der eine dem Kunden nicht kostenlos sagen, womit der andere noch sein Geld verdienen will.
Da entflieht mir mal wieder ein "Mein Gott, Walter". Gedacht: Da trollt mal wieder einer mit Halbwissen um sich. An VHDL und ADA ist genausowenig akademisch, wie sich Verilog als robuste Verifikationssprache bei...sagen wir DARPA verwenden laesst. Aber wer sich in der Spielwiese nie getummelt hat, dem mag schon sowas rausrutschen. Wer so des oefteren aus USA und Fernost geschriebenen zu 40% garen Verilog-Hack simulieren/verifizieren muss, der greift doch gerne zu einem schwerfaelligen Moloch VHDL, wo einen wenigstens die Sprache selbst etwas davon abhaelt, seine Entwicklungspartner mit unlesbar/unstrukturierten Code zuzumuellen. Schon mal fremde HDL debuggt? Was den Patentschwachsinn angeht: Wirklich ein Problem. Inzwischen versuche ich den Kunden zu vermitteln, dass sie Troll/Bullshitpatente aus USA und Indien lieber ignorieren sollen, anstatt Zeit fuer die Recherche zu berappen. Wer von uns macht schon (weltweit) Millionenstueckzahlen, die nem gierigem Patentanwalt auffallen? Im heutigen Patentwesen ist der beste Schutz immer noch Security by advance and obscurity. Seine Idee (a l a 'prior art') signiert man sich besser heuer bei einem digitalen Notar.
Fitzebutze schrieb: > Seine Idee (a l a 'prior art') signiert man sich besser > heuer bei einem digitalen Notar. Nützt nichts, die muss veröffentlicht gewesen sein. Fitzebutze schrieb: > Aber wer sich in der Spielwiese nie getummelt hat, dem mag schon sowas > rausrutschen. Du meinst, wenn 90% der Leute Verilog nutzen, liegst du mit deinem Irrweg VHDL schon richtig ? Verilog ist wie C, darauf kann man schimpfen aber es ist das real Genutzte, VHDL ist wie ADA, darauf kann man sich was einbilden. Sagte ich doch. Die Zusamenschaltung von fertigen Funktionsblöcken ist weder in VHDL noch in Verlog ein Problem. Die Funktionsblöcke sind wie ICs: Gar nicht dazu gedacht, hineinzugucken. Das ist ein Modul, und die Schnittstelle ist das Modulinterface. Wie bei jeder besseren Programmiersprache. Kapselung ist das Zauberwort, von dem du bisher wohl wenig gehört hast. Wenn sich ein Modul nicht wie beschrieben verhält -> zurück an Absender. Ja, manche Leute müssen diese Module auch erstellen. Da tut man sich - siehe die überwältigende Mehrzahl der Hersteller - mit Verilog offenbar einfacher. Während "ihr" VHDLer noch am PCI Interface sitzen https://de.wikipedia.org/wiki/Peripheral_Component_Interconnect sind Verloger schon bei PCIe 4.0 http://www.edaboard.com/thread76000.html (ja, der Typ ist ein Idiot, aber es zeigt einen realen Auschnit aus der realen Welt: In Verilog konnte er es damals finden, in VHDL nicht).
@MaWin was geht den hier ab? Seit wann hängt die Qualität eines Moduls von der Sprache ab? Nur weil Verilog (vermutlich weltweit gesehen) verbreiteter ist, ist es nicht automatisch besser (oder schlechter). Genauso ist C per se nicht besser/schlechter als C++ oder C# oder Java oder oder oder, nur weil C (früher) deutlich verbeiteter war. Man lernt halt dazu :). Und ob jemand Verilog nutzt oder VHDL oder HLS oder myHDL oder wie sie alle heißen, ist irrelevant, solange er weiß was er macht. Meine persönliche Meinung ist, dass es bei Verilog viel Licht aber auch sehr viel Schatten gibt, gemäß dem Motto: die Masse machts, oder auch ein blindes Huhn findet ein Korn. grüße
MaWin schrieb: > http://www.edaboard.com/thread76000.html > (ja, der Typ ist ein Idiot, aber es zeigt einen realen Auschnit aus der > realen Welt: In Verilog konnte er es damals finden, in VHDL nicht). Mir ist nicht ganz klar, was das beweisen soll. Falls der verlinkte Fred das Level der Verilog-Programmierer repräsentieren sollte, warte ich lieber auf die VHDL-Version. Auch wenn's länger dauert. Übrigens. Um auch was zur ursprünglichen Frage beizutragen: bei opencores.org gibt's einen recht universellen (und lauffähigen und meiner Einschätzung nach auch recht leistungsfähigen) VGA-Core. In Verilog (natürlich!). Aber auch "baugleich" in VHDL. Jezt könnt Ihr euch weiterstreiten.
VGA-Cores gibt es an jeder Ecke. Ich weiß auch nicht, was dabei ist, da es sich um einige Zähler und ein paar Abfragen handelt. Die sollten neben Verilog und VHDL auch auch kantonesisch lesbar und verstehbar sein.
>VHDL ist eine akademische Hardwaredefinitionssprache aus Europa, ähnlich >geschwätzig wie ADA, in der viele nie funktinierende Designs formuliert >werden können, die aber hochintellektuelle akademische Spielereien >erlaubt beim Rätselraten was denn dort nun wie funktioniert. Und da isser endlich wieder, unser privater Lieblingssprachen-Flamewar. Ey alda isch verilog chef du vhdl opfer, verstessu? Mann wie mich das langweilt. Verilog/VHDL, C/C++, Windows/Linux, Perl/Python, PIC/AVR, geschüttelt/gerührt. Was für eine Zeitverschwendung. Bitte weckt mich, wenn ihr fertig seid.
MaWin schrieb: > Fitzebutze schrieb: >> Seine Idee (a l a 'prior art') signiert man sich besser >> heuer bei einem digitalen Notar. > > Nützt nichts, die muss veröffentlicht gewesen sein. > Nein. Weil mir egal ist, ob jemand anders die Sache später patentiert. Auf weiteres unreflektiertes Gemaule antworte ich nicht.
daniel__m schrieb: > @MaWin > > was geht den hier ab? Seit wann hängt die Qualität eines Moduls von der > Sprache ab? Nur weil Verilog (vermutlich weltweit gesehen) verbreiteter > ist, ist es nicht automatisch besser (oder schlechter). Genauso ist C > per se nicht besser/schlechter als C++ oder C# oder Java oder oder oder, > nur weil C (früher) deutlich verbeiteter war. Man lernt halt dazu :). > > Und ob jemand Verilog nutzt oder VHDL oder HLS oder myHDL oder wie sie > alle heißen, ist irrelevant, solange er weiß was er macht. > Right. Es gibt aber schon ganz handfeste Fakten, was manche Sprachen können oder nicht können. VHDL kann schlicht etwas mehr und ist deutlich strenger definiert. Wie eben auch ADA. Und das hat schon auch Gründe. Wer das fürs Design nicht benötigt, fein. Es fällt mir nur persönlich auf, dass es eine Menge unlesbaren und miesen Code auf z.B. opencores gibt. Die Frage ist dann schon berechtigt, ob Verilog aufgrund seiner vermeintlichen Einfachheit zum Schludern anregt.
daniel__m schrieb: > was geht den hier ab? Seit wann hängt die Qualität eines Moduls von der > Sprache ab? Hab ich nicht behauptet, sondern Fritzebutze vertritt die Meinung. Markus F. schrieb: > Mir ist nicht ganz klar, was das beweisen soll. > > Falls der verlinkte Fred das Level der Verilog-Programmierer > repräsentieren sollte Nein, der Mann sucht ein VHDL Modul. Ich wollte nur daraf hinaus daß er das Verilog Modul vor VHDL fand. Vancouver schrieb: > Ey alda isch verilog chef du vhdl opfer, verstessu? Opfern sind die europäischen Studenten die sich akademisches VHDL antun um dann so dazustehen, als hätten sie beim programmieren ADA gelernt und alle Welt schreibt in C(++). Strubi schrieb: > ob Verilog aufgrund seiner vermeintlichen Einfachheit zum Schludern anregt. Ja nun, C(++) auch. Es ist ja nicht so, als ob C von alleine auf den Thron der meistverbreiteten Sprachen gesprungen wäre. Manchmal war es das auch nicht. Aber es ist das Ergebnis von Millionen Menschen, die sich für C und gegen anderes entschieden haben. Das hat einen Grund, auch wenn du ihn nicht verstehst. Nenne es einfach: C(++) ist am praktikabelsten. Ich plädiere für Verilog als Lehrinhalt deutscher Universitäten statt VHDL, das ist alles.
MaWin schrieb: > Ich plädiere für Verilog als Lehrinhalt deutscher Universitäten statt > VHDL, das ist alles. Du wirst wahrscheinlich ganz hübsch die augen aufreißen, wenn du dann siehst, was ein Akademiker aus deiner geliebten HDL macht. Der Witz ist, dass man auch Verilog solange akademisch verbiegen kann (ich sage da nur "blocking" und "non blocking", dass der geneigte Student hinterher zwar flüssig Verilog kann, aber eben immer noch kein "FPGA". Ich plädiere daher dafür, dass in deutschen Hochschulen nicht zuallererst "Prozessordesign mit HDL" gelehrt wird, sondern "Was ist ein FPGA?" Und dann mal nicht nur theoretisch(!) ganz unten anfängt und die Stolperfallen zeigt. Das geht mit eingängigen Dreizeilern tadellos. Die Studenten, die ich betreue reiben sich angesichts solcher knackiger kleiner Beispiele dann die Augen und sagen z.B. beim Thema "Probleme beim Taktdomänenübergang" dann "Das passiert so oft?". Und wenn man das kapiert hat und man das hinterher mit Verilog oder VHDL beschreibt ist doch "gehüpft wie gesprungen". Oder andersrum: gib mir 2 Monate und ich kann ein FPGA auch mit Verilog genausogut beschreiben wie mit VHDL. Das liegt aber nicht daran, dass Verilog so einfach ist, sondern daran, dass ich "FPGA" kann. "Und warum machst du dann nicht Verilog?" fragst du mich, und ich antworte: "Weil mir dort zu viele implizite Annahmen beteiligt sind!" Allein schon die Simulation verlässt sich auf einen Tick, dessen Dauer irgendwo ausserhalb der Testbench festgelegt ist...
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Och, was hast du eigentlich gegen ADA? Wer das ordentlich beherrscht, kann sich in den entsprechenden Branchen eine goldene Nase verdienen... ;)
franz schrieb: > Och, was hast du eigentlich gegen ADA? Wer das ordentlich beherrscht, > kann sich in den entsprechenden Branchen eine goldene Nase verdienen... > ;) VHDL und Ada entstammen AFAIK derselben "Branche": https://de.wikipedia.org/wiki/Ada_(Programmiersprache)#.C3.9Cberblick "Ada wurde anfänglich stark vom US-Verteidigungsministerium gefördert und unterstützt." https://de.wikipedia.org/wiki/Very_High_Speed_Integrated_Circuit_Hardware_Description_Language#Geschichte "Als großer nordamerikanischer Auftraggeber hat dann das US-Verteidigungsministerium (engl. Department of Defense) VHDL zum Durchbruch verholfen"
MaWin schrieb: > Aber es ist das Ergebnis von Millionen Menschen, die > sich für C und gegen anderes entschieden haben. Das hat einen Grund, > auch wenn du ihn nicht verstehst. Nenne es einfach: C(++) ist am > praktikabelsten. Der Grund ist gcc, sonst gäbe es heute gar nicht das eine C sondern viele. In dem Sinne gibt es aber weder zu VHDL noch zu Verilog bereits leistungsstarke Open Source "Compiler", mit zielplattform-abhängigen "Plugins". So weit sind wir noch gar nicht. Prinzipiell existiert die Technologie, aber eben nicht open source. Im Gegensatz zu SW gibt es bei HW nicht solch massive Bestrebungen, die Kundschaft ständig von einem offenen, etablierten Standard weg und hinein in eine eigene proprietäre Sprache abzudrängen. Aufgrund der spezifischen Charakteristika der HW-Entwicklung ist das gar nicht möglich. Dennoch versucht man mit neuen Tools und Features, neue eigene Standards hierarisch über den Etablierten anzusiedeln. Anders ist es bei den PCB-Design-Tools. Aber dort sehen wir, dass zuerst die kostenfreien Tools und nun die opensource-Tools immer leistungsfähiger werden. Lothar M. schrieb: > MaWin schrieb: >> Ich plädiere für Verilog als Lehrinhalt deutscher Universitäten statt >> VHDL, das ist alles. > Ich plädiere daher dafür, dass in deutschen Hochschulen nicht > zuallererst "Prozessordesign mit HDL" gelehrt wird, sondern "Was ist ein > FPGA?" Gab es schon. Das Wissen veraltete immer wieder relativ schnell. Heute könntest Du zu einem solchen Topic jedes Jahr bis zu 50% Deines Foliensatzes frisch erstellen. Das System ist dafür zu träge. Es verwenden x Professoren an y Universitäten ihre Arbeitszeit für praktisch identischen Vorlesungsinhalt, obwohl das in der heutigen Zeit gar nicht mehr erforderlich wäre. Hier hat keiner ein Interesse, dass sich an diesem System etwas ändert. Den Studenten steht es frei, sich in Online-Tutorials und Onlinevideos (teils auf Youtube) weiterzubilden. Aber das Interesse an der selbständigen Tätigkeit und an dem Bekämpfen veralteter Strukturen ist nicht mehr da. Davon abgesehen: Bis zu welchem Detailierungsgrad will man gehen? Absolute Donts werden zu Dos, weils die "Logic Elements" neue features bekommen. Es gibt Variationen zwischen den Herstellern und jeder Hersteller hat inzwischen erfolgreich verschiedene "Ausbaustufen" im Programm. Erfolgreich in dem Sinn, dass auch relativ einfache "Ausbaustufen" für neue Projekte in der Industrie hergenommen werden. Es zählt schließlich die Lebenszeit des Bausteins. Weiterhin sind FPGAs das eine, ASICS und Custom Design jedoch etwas anderes, wobei auch bei ASICS Veränderungen statt finden. Ich plädiere dafür, dass die Universitäten (mehr) Opensource-FPGAs mit Opensource-Tools bauen. Mittels Europractice wäre das auch bezahlbar. Aber wer sollte es finanzieren? Opensource ist für die DFG kaum ein Kriterium, die fragt nach dem Beitrag zum Stand der Forschung oder wenigstens langfristigem Nutzen für die Industrie. Die "Industrie", die davon profitieren würde, erkennt keinen Nutzen. Sie finanziert solche Ideen deshalb nicht, setzt sich nicht dafür ein (Lobbying) und kann demzufolge nicht glaubhaft als großer Profiteur aufgezählt werden. Ergo: Was Universitäten heute hervor bringen, ist hierzulande praktisch nichts und "bestenfalls" Dinge wie Google, Facebook und Cloud. Bei der SW haben wir zu der gleichen Problematik seit Jahrzehnten eine Handvoll Typen, zu denen ich sagen würde: "Die sind nicht ganz dicht". Und trotzdem bin ich sehr sehr froh, dass wir sie hatten und haben. INTERESSANTERWEISE!: Obwohl wir die Auswirkungen bei der SW kennen und die langfristigen Vorteile und vielfältigen Möglichkeiten von opensource kennen, wird bei der HW mit den selben Worten gegen opensource-Projekte argumentiert, wie damals bei der SW; teils von Leuten die im SW-Bereich absolut auf opensource schwören. Wir sehen auch ganz ähnliche Nachteile (Abhängigkeit? Was tut es, was es nicht soll? Schlechte Bauteile/Qualität?). Mir geht es nicht darum, dass man selbst alles in opensource anbieten soll, sondern welche Wertschätzung und welches Interesse man gegenüber Opensource-Projekten als Community aufbringt. Das beginnt bei den Projekten auf mikrocontroller.net und Anderen (zB hackaday). Mitarbeiten will kaum jemand aber einen unmittelbaren persönlichen Vorteil realisieren im Sinne von "sofort möglichst günstig haben" will jeder. Kommerzielle Hersteller werden jedoch am Ende sogar mit Verlust verkaufen, weil häufig ein Verkauf mit Verlust billger ist als gar kein Verkauf.
>> Ich plädiere daher dafür, dass in deutschen Hochschulen nicht >> zuallererst "Prozessordesign mit HDL" gelehrt wird, sondern >> "Was ist ein FPGA?" > Gab es schon. Das Wissen veraltete immer wieder relativ schnell. Ja, da muss man dann auch als Leerkörper am Ball bleiben. Und die Grundstruktur des FPGAs ändert sich sooo arg schnell nun auch nicht. > Hier hat keiner ein Interesse, dass sich an diesem System etwas ändert. > Den Studenten steht es frei, sich in Online-Tutorials und Onlinevideos > (teils auf Youtube) weiterzubilden. Ja, kenne ich. Ich darf solche "Youtube-Kuchen" zuhause essen: da wird sich 10x ein Film angeschaut und hinterher in der Küche wird getan als ob man das selber schon 10x gemacht hätte. Trotzdem ist eben "10x zugeschaut" nicht soviel wert wie "1x selbst gamcht", denn das video macht natürlich beim 2., 6. und 9. mal keine neuen Fehler oder deutet mögliche Fehler überhaupt an. Und genau das selbe gilt auch für Video-Tutorials für FPGA. > Davon abgesehen: Bis zu welchem Detailierungsgrad will man gehen? > Absolute Donts werden zu Dos, weils die "Logic Elements" neue features > bekommen. Oder weil die Tools mächtiger werden. Aber genau das muss doch der Unterricht abbilden. Warum schreibt jeder Student (clk, reset) in seine Sensitivliste? Weil er es so gelernt hat. Man hätte ihm aber auch einfach das Nachdenken lernen können...
Lothar M. schrieb: >>> Ich plädiere daher dafür, dass in deutschen Hochschulen nicht >>> zuallererst "Prozessordesign mit HDL" gelehrt wird, sondern >>> "Was ist ein FPGA?" >> Gab es schon. Das Wissen veraltete immer wieder relativ schnell. > Ja, da muss man dann auch als Leerkörper am Ball bleiben. Und die > Grundstruktur des FPGAs ändert sich sooo arg schnell nun auch nicht. Naja, um zu verkürzen: Meinst Du vielleicht "Schaltungsdesign"? Signallaufzeiten und kritische Pfade beinhaltet dies auch. Gern am Beispiel FPGA. Eine Vorlesung "FPGA" sollte schon FPGA-typische Aspekte als Schwerpunkt haben. >> Hier hat keiner ein Interesse, dass sich an diesem System etwas ändert. >> Den Studenten steht es frei, sich in Online-Tutorials und Onlinevideos >> (teils auf Youtube) weiterzubilden. > Ja, kenne ich. Ich darf solche "Youtube-Kuchen" zuhause essen: da wird > sich 10x ein Film angeschaut und hinterher in der Küche wird getan als > ob man das selber schon 10x gemacht hätte. > Trotzdem ist eben "10x zugeschaut" nicht soviel wert wie "1x selbst > gamcht", Davon hatte ich auch nicht geschrieben. Geschrieben hatte ich von der Vorlesung. Während der Vorlesung im Vorlesungssaal konfigurierst Du auch keinen FPGA, bzw. solltest nicht. Ebenso könnte eine Menge des Zeitbedarfs von Hands-on-Tutorials zu individuellen Zeiten gedeckt werden. Den Willen vorausgesetzt. denn das video macht beim 2., 6. und 9. mal keine > neuen Fehler oder deutet mögliche Fehler überhaupt an. > Und genau das selbe gilt auch für Video-Tutorials für FPGA. > >> Davon abgesehen: Bis zu welchem Detailierungsgrad will man gehen? >> Absolute Donts werden zu Dos, weils die "Logic Elements" neue features >> bekommen. > Oder weil die Tools mächtiger werden. Aber genau das muss doch der > Unterricht abbilden. Die Tools sind closed source. Die Tool-Entwicklung hat zum Ziel, dass man zur Entwicklung immer komplexerer Strukturen immer weniger Detailwissen benötigt. Dazu tradeoffs Fertigung/Kosten. Schau in das Logic Element eines Xilinx Artix7 hinein und sage mir, warum es genau so aussieht und nicht anders. Es ist gar nicht gewollt, dass das jeder weiß. > Warum schreibt jeder Student (clk, reset) in seine > Sensitivliste? Ich frage lieber nicht.
Moin, noch so allgemein reingeworfen (dürft euch dann auch weiter streiten): > > Die Tools sind closed source. Die Tool-Entwicklung hat zum Ziel, dass > man zur Entwicklung immer komplexerer Strukturen immer weniger > Detailwissen benötigt. Dazu tradeoffs Fertigung/Kosten. Schau in das > Logic Element eines Xilinx Artix7 hinein und sage mir, warum es genau so > aussieht und nicht anders. Es ist gar nicht gewollt, dass das jeder > weiß. > Och.. Ich würde mal sagen, es ist eine Frage der Zeit, bis es nicht nur für ICE40 OpenSource-Synthesizer gibt. Wäre da nicht das Ding mit den "trade secrets". Warum das LE so aussieht, wie es aussieht, hat wohl eher mit Patenten was zu tun. Ansonsten: Detailkram, ob LUT4 oder LUT6 ist mir schlussendlich echt wurst. >> Warum schreibt jeder Student (clk, reset) in seine >> Sensitivliste? > Wenn die Hochschule ausschliesslich mit Altera-Produkten arbeitet, lernt man das offenbar so ('asynchroner Reset'). Um zum Sprachengehacke zurück zu kommen: Das ist einer der übelsten Mängel der klassischen V* HDL schlechthin, der z.B. von MyHDL durch dedizierte Reset-Signal-Attribute elegant gelöst wird. Ob synchron oder asynchron umgesetzt, wird an genau einer Stelle definiert, gleichzeitig auch das mühsame plattformspezifische Ding mit den Defaultwerten (FPGA vs. ASIC). Ich spekuliere mal wild rum und weiss von nichts: Ganz China? Nein. Ein kleines Dorf chinesischer Entwickler arbeitet an FPGA-Technik mit Opensource-Generierung von Netzlisten aus einer Scriptsprache heraus...
Strubi schrieb: > Ich spekuliere mal wild rum und weiss von nichts: Ganz China? Nein. Ein > kleines Dorf chinesischer Entwickler arbeitet an FPGA-Technik mit > Opensource-Generierung von Netzlisten aus einer Scriptsprache heraus... LOL Wenn das stimmt, dürfen sie den Flugplatz Hahn von mir aus haben... :-)
Strubi schrieb: > Um zum Sprachengehacke zurück zu kommen: Das ist einer der übelsten > Mängel der klassischen V* HDL schlechthin, der z.B. von MyHDL durch > dedizierte Reset-Signal-Attribute elegant gelöst wird. Ob synchron oder > asynchron umgesetzt, wird an genau einer Stelle definiert, gleichzeitig > auch das mühsame plattformspezifische Ding mit den Defaultwerten (FPGA > vs. ASIC). Bei einigen Dingen ist MyHDL auch (noch) recht ungeschickt; teilweise, weil es unter Python nicht anders geht. zB: unterschiedliche Syntax innerhalb und ausserhalb des Prozesses; Concat; Functions; ... Die von Dir aufgeführte Reset-Thematik kann man so oder so sehen. Synchrone Resets kosten Logik oder/und Routing und man benötigt das nicht für alle Signale. Die obige Lösung gilt jedoch für alle Signale eines Prozesses. Mehrere Prozesse sind auch keine Option, denn zusammengehörige Signale werden auseinander gerissen und von verschiedenen Prozessen auf das selbe Signal schreiben soll/kann/will man nicht. Nett wäre beispielsweise, wenn randomisierte Init-Werte (also rand() ) ohne debug-Orgie durch die HDL-Synthese laufen. Dann würde man bei der Simulation einiges aufdecken... Zu ein paar Fixes habe ich bereits beigetragen, aber selbst an den Parser gesetzt habe ich mich bisher aus Zeitgründen nicht. Da komme ich gar nicht wieder weg... > Ich würde mal sagen, es ist eine Frage der Zeit, bis es nicht nur für > ICE40 OpenSource-Synthesizer gibt. Wäre da nicht das Ding mit den "trade > secrets". > Ich spekuliere mal wild rum und weiss von nichts: Ganz China? Nein. Ein > kleines Dorf chinesischer Entwickler arbeitet an FPGA-Technik mit > Opensource-Generierung von Netzlisten aus einer Scriptsprache heraus... Tolle Dinge. Einen Schritt weiter. Aber gewonnen ist damit IHMO noch nichts. Vom FPGA-Hersteller ist man genauso abhängig wie zuvor.
> > Tolle Dinge. Einen Schritt weiter. Aber gewonnen ist damit IHMO noch > nichts. Vom FPGA-Hersteller ist man genauso abhängig wie zuvor. Also, es wird gemunkelt, dass sie auch am Silicon dran sind... Leaks, anyone?
Also meine Erfahrungen nach ca 15 Jahren von VHDL für Informatiker im 1 Semester mit anschliessendem Praktikum, um was real in ein FPGA zu stopfen, sind folgende: - Das Hauptproblem ist das Verständnis des synchronen Designs. Ob die Aktion dahinter mit @posedge oder rising_edge gemacht wird, ist völlig egal. Klar sind Automaten da schon bekannt und helfen beim Erklären, aber es ist schon was anderes, alle Abläufe mit vielen Zuständen und dem vorher/nachher gleichzeitig zu organisieren. - Didaktisch ist das "Gestammel" von Verilog (man merkt halt, dass das wohl hauptsächlich von E-Technikern gebastelt wurde ;) IMO deutlich schlechter als das strukturiertere VHDL. Es ist eigentlich eine völlig normale Programmiersprache, die zusätzlich zu dem üblichen sequentiellen Kram noch paar spassige Ergänzungen hat... - KEINER der guten Studenten hatte ein Problem mit der ausführlichen Schreibweise von VHDL. Zum einen gibt es genügend Editoren, die einem schon Templates hinschreiben. Zum anderen gehört es zu einem tauglichen Informatiker dazu, verschiedene Sprachen zu verstehen, und da ist VHDL echt 0815, Python ist da schon fast schlimmer. Weiss echt nicht, was MaWin da immer mit akademisch faselt... Aber das passt zu meiner Erfahrung, dass "waschechte" E-Techniker meistens grosse Probleme beim Verstehen von SW-Konzepten haben... Und ich behaupte nicht, dass ich da der grosse SW-Guru wäre, bin wohl auch schon zu E-Technik-verseucht ;) - Gerade das Architecture/Entity/Package/Configuration-Konzept in VHDL demonstriert wunderbar, wie man ein grosses HW-Design hierarchisch modellieren/implementieren/testen kann. Das mag für die meisten egal sein, aber für Informatiker ist das eine durchaus vorzeigbare Eigenschaft der Sprache. Sowas muss anderswo extern zusammengefuscht werden. - Beim Basteln kann man FPGA-spezifische Dinge wie den Reset durch Vorgabe von Templates bzw. Dos&Donts völlig problemlos umgehen. Wichtiger ist die rechtzeitige Vermeidung von asynchronem 70er-Jahre-TTL-Design über viele Prozesse hinweg. Das ist aber kein sprach-spezifisches Problem. - Im zweiten Semester haben dann so Dreier-Grüppchen recht problemlos Oszis, Spectrumanalyser mit FFT oder Videogames in ein FPGA reingebracht. Die hatten vorher keinerlei Erfahrung mit VHDL oder FPGAs. Eine Gruppe hat sogar einen Raytracer gemacht, das war aber eine einmalige Ausnahme... Geflucht wurde da höchstens über die Xilinx-Tools, aber nie über VHDL an sich ;)
Also ich vermute das Problem in der Lehre ist, ein Anwendungsbeispiel zu finden. Und zwar eines für das ein FPGA sinnvoll ist und das trotzdem von Anfängern auch verstanden und erfolgreich bearbeitet werden kann. Diese ganzen Beispiele um die Grundlagen zu verstehen sind da nicht motivierend und benötigen auch kein FPGA. Ein Lauflicht kann auch ein kleiner uC. Also steigt man eben dort ein wo man ein FPGA braucht, aber um die Anfänger nicht abzuhängen verwendet man dann auch gleich eine Tüte voll IP Cores und damit die Lernkurve nicht zu krass wird denn man hat ja auch kaum Zeit, lässt man die Hälfte der Grundlagen weg. Die braucht man auch gar nicht wenn man nur ein System grafisch zusammenklickt. Ich weiß auch nicht wie ich das sinnvoll aufziehen würde. Ein Semester ist echt schnell vorbei, ich vermute das reicht einfach nicht. Auch nicht wenn es dann vier Semesterwochenstunden sind statt zwei. Wir, alles Anfänger, haben bei uns an der Uni versucht das als Workshop ein Semester zu machen. Jeder der Interesse hat sucht sich einen Bereich aus der Gliederung, arbeitet sich ein, und präsentiert das dann. Das hat auch einigermaßen geklappt, also viele Teilnehmer haben da gute Vorträge gemacht, manche eher nicht so gute. Aber: Fast Niemand hat selber Zeit in die Hand genommen und selber dann auch das Zeug aus den Vorträgen erlernt die er nicht selber gehalten hat. Gut, es gab keine Leistungspunkte, aber der Punkt ist, es kostet viel Zeit. Jetzt haben wir einen FH Professor verpflichtet, der will eine Woche Blockkurs halten bei uns. Ich sehe das mit sehr gemischten Gefühlen. Der kommt eben von der FH, da haben die Studenten die E-Technik-Denke schon drinnen auf die er dort aufbauen kann, bei uns an der Uni gibt es da nix. Und dann in einer Woche (vollzeit) zu digitalen Filtern zu kommen ohne die Grundlagen komplett zu vernachlässigen halte ich für sehr sportlich. Aber, den Kurs werde ich auch selber mitmachen, es gibt Leistungspunkte und auch dementsprechend einige Anmeldungen. Ich bin gespannt.
Gustl B. schrieb: > [...] Man kann es nicht im Geringsten in irgend einer Art negativ bewerten, dass der Prof, der nun zu Euch kommt, von der FH kommt. Eher kann man fragen, warum bei der Zielsetzung, die Du andeutest, noch eine weitere Block-Vorlesung angesetzt ist. (Insofern ich dies richtig verstanden habe). Allenfalls hat dieser Prof. eine bestimmte Motivation, die er Euch noch andeuten wird. Lothar hat den Aspekt der Vorlesungen weiter oben bereits angesprochen. Mit Vergleichen versuche ich mich immer zurück zu halten. Aber wenn es gar nicht mehr anders geht: Wie viele Vorlesungen und Seminare über das Einradfahren muss man sich anhören, bis man das Einradfahren sehr gut beherrscht (mit Sprüngen und weiteren Dingen) und ab wann ist das Absitzen solcher Veranstaltungen reine Zeitverschwendung? Eine Variante der Tutorial-Gestaltung ist ganz klassisch eine embedded CPU, an die selbst geschriebene Komponenten angebunden werden. Das ist bereits relativ lang mit dem PowerPC im Virtex möglich und immer noch aktuell. Heute würde man vielleicht lieber die ZPU nehmen oder einen anderen freien Core.
Hallo, also ich wollte da auch nichts negativ bewerten. Ich finde das gut und bin gespannt wie weit wir tatsächlich kommen werden. Denn auch wenn man sich nicht nur eine Woche Vorlesung zum Einradfahren anhört, sondern eine Woche lang selber trainiert, kann man am Ende nicht wirklich viel. Ja Tutorials machen hat mir auch sehr viel gebracht, aber das muss man mehrmals machen und auch in Abwandlingen. Sonst kann man dann zwar genau das reproduzieren, hat aber nicht viel verstanden. Ich hatte dieses Semester selber einen kleinen FPGA Einsteigerkurs für Interessierte ohne Leistungspunkte angeboten. Der war dann zwar nicht gut besucht, aber die weniger Teilnehmer waren sehr motiviert. Wir haben hauptsächlich Grundlagen gemacht und viel simuliert. Das Höchste war UART und FIFO, jedenfalls haben die Teilnehmer es auch verstanden vermute ich. Gegen das mit den CPUs habe ich etwas, weil damit zum FPGA-Teil noch viel Weiteres zum Lernen dazukommt. Man kann ja nicht voraussetzen, dass die Teilnehmer schon programmieren können und sich mit Rechnerarchitektur auskennen. Ich sehe das als zusätzliche Hürde.
> Diese ganzen Beispiele um die Grundlagen zu verstehen sind da nicht > motivierend und benötigen auch kein FPGA. Ein Lauflicht kann auch ein > kleiner uC. Das stimmt natürlich, ist aber nur eine Frage der Didaktik. Bei uns war der VHDL/digitaler Schaltungsentwurf der letzte Teil im Semester. Zuvor gab es Assembler, also ein Befehl pro Takt, mehrere Befehle für eine Hochspracheaktion (if/while/...). Danach Mikroprogrammierung als eine Möglichkeit, wie man strukturiert/programmatisch einen Assemblerbefehl mit seinen verschiedenen (teilweise schon parallelen) Aktionen implementieren kann. Und bei der verwendeten mikroprogrammierbaren Maschine mit 80Bit pro u-Op war es schon offensichtlich, dass man in den verschiedenen internen Einheiten eben oft was gleichzeitig machen kann bzw. auch aus Effizienzgründen darf. Damit ergibt sich der Nutzen für VHDL von selbst, es ist quasi ein Zoom von dem Interface aussen (Assembler-Ops) bis ganz tief in die interne Realisierung mit vielen gleichzeitig arbeitenden Registern, Multiplexern, Statemachines, etc.
Georg A. schrieb: > > Bei uns war der VHDL/digitaler Schaltungsentwurf der letzte Teil im > Semester. Zuvor gab es Assembler, also ein Befehl pro Takt, mehrere > Befehle für eine Hochspracheaktion (if/while/...). Danach > Mikroprogrammierung als eine Möglichkeit, wie man > strukturiert/programmatisch einen Assemblerbefehl mit seinen > verschiedenen (teilweise schon parallelen) Aktionen implementieren kann. > Und bei der verwendeten mikroprogrammierbaren Maschine mit 80Bit pro > u-Op war es schon offensichtlich, dass man in den verschiedenen internen > Einheiten eben oft was gleichzeitig machen kann bzw. auch aus > Effizienzgründen darf. Damit ergibt sich der Nutzen für VHDL von selbst, > es ist quasi ein Zoom von dem Interface aussen (Assembler-Ops) bis ganz > tief in die interne Realisierung mit vielen gleichzeitig arbeitenden > Registern, Multiplexern, Statemachines, etc. Diesen "hybriden" Ansatz finde ich richtig gut, da man auf die Weise gleich noch ein paar Rapid Prototyping-Techniken mitnehmen kann. Und noch bisschen Software drin steckt, das schliesst elegant die Brücke zwischen HDL und Programmierung. Meist können/wollen die Master heutzutage immer nur eins von beidem. Das Problem in vielen Kursen scheint zu sein, dass nur plain (V)HDL angerissen wird. Da kommt dann von den Mastern ein lapidares "Hatten wir.". Wenn's sich nur um Lernen einer Sprache dreht und die Tools/Anwendungen keinen Spass machen, fasst's später halt auch kaum nochmal einer an. Gibt immer mal wieder interessane Ausnahmen wie "HiCoVec", aber da weiss man nie so recht als Aussenstehender ob die Projekte noch aktiv gepflegt werden. Und sowas wie Oberon/Risc 5 ist wiederum etwas zu geeky für industrielle Anwendung. Da ist obiger Ansatz mit der Mikroprogrammierung echt ein guter Mittelweg und verschafft dem Studi so ein kleines belohnendes Zuse-Feeling :-)
Strubi schrieb: > Das Problem in vielen Kursen scheint zu sein, dass nur plain (V)HDL > angerissen wird. Da kommt dann von den Mastern ein lapidares "Hatten > wir.". Wenn's sich nur um Lernen einer Sprache dreht und die > Tools/Anwendungen keinen Spass machen, fasst's später halt auch kaum > nochmal einer an. Vielleicht sollte man in VERILOG lehren - für den Spass an der Sache :-)
otto schrieb: > Ist es in Verilog einfacher bzw übersichtlicher? Jein. Das Problem ist die Art von VHDL und insbesondere, wie es gelehrt wird. Es gibt in VHDL eine Menge von Förmlichkeiten, die man auswendig lernen muß, weil man sie nicht wirklich logisch erklären kann. Dazu kommt, daß gerade in Tutorials und Lehre den Leuten immer wieder sowas wie der std_logic_vector um die Ohren gehauen wird. Das macht Frust, denn damit kann man nicht rechnen und das Rechnen braucht man an jeder Ecke. Folglich gibt es tonnenweise mehr oder minder schlechte Versuche, so einen std_logic_vector in etwas zu konvertieren, mit dem man dann tatsächlich seinen Zähler mit etwas anderem vergleichen kann, also "if linecounter > 640 then...". Meine Erfahrung ist, daß ich nach langem Herumkauen auf VHDL den Kram in die Ecke geworfen habe, das Ganze dann in Verilig formulierte und ab da läuft's. Aber Verilog ist eben eine Art Schlampensprache wie C und vom Grundsatz her wäre man wohl besser bei VHDL aufgehoben - aber da haben die Götter die falschen und irreführenden Tutorials und auch die ausgesprochen undidaktischen Normentwürfe davorgesetzt, die obendrein nur als "sign-in or purchase" oder schwarz und veraltet zu kriegen sind. Das ist alles eine weite Spielwiese für Scharlatane, Möchtegern-Tutorialschreiber und Geldhaie - und das sind quasi nichttechnische Gründe, derentwegen man VHDL nicht wirklich als gut einschätzen muß. W.S.
W.S. schrieb: > Dazu kommt, daß gerade in Tutorials und Lehre den Leuten immer wieder > soetwas wie der std_logic_vector um die Ohren gehauen wird. Das macht > Frust, denn damit kann man nicht rechnen und das Rechnen braucht man an > jeder Ecke. Historisch hat man sich im akademischen Bereich viel mit Simulation und Simulatoren befasst. Von der Simulation ganzer Schaltungen bis hin zu analog (VHDL-AMS). Diesbezüglich ist neunwertige Logik auch interessant. Mit der Benutzung/Programmierung eines FPGA, der auch noch automatisch alle FF initialisiert, hat das nur noch wenig zu tun. Das Studium an der Universität war nicht dafür gedacht, anschließend typische Entwicklungsaufgaben zu übernehmen. Ich möchte den Unis nun eigentlich auch nicht vorwerfen, dass sie sich nach der "Umstellung des Bildungssystems" nicht schnell genug selbst verschrottet haben. Also, was gehört wohin (rhetorische Frage)? Uni, FH, Berufsschule . HDL für FPGA-Entwicklung . mehrwertige Logiken und Simulatoren . Entwicklung von FPGAs, ASIC, IC. Wenn nun jeder auf die Uni geht, dann dürfen mehrwertige Logiken und Simulatoren gar nicht mehr zum allgemeinen Uni-Studium gehören, denn so viele Menschen mit diesem Spezialwissen benötigen wir gar nicht. Aber wo gehört es dann hin? Wer schreibt die Synthese-Werkzeuge von morgen? Werden die wirklich anspruchsvollen Dinge zukünftig nur noch kostenlos im Rahmen von Communities realisiert? Kann ja sein... Zeiten ändern sich...
> Es gibt in VHDL eine Menge von Förmlichkeiten, die man auswendig lernen > muß, weil man sie nicht wirklich logisch erklären kann. Was meinst du da zum Beispiel? Das einzige, wo man an Anfang evtl. stolpern könnte, ist das, was nach "end" folgt. Je nach Kontext, kann es das öffnende Schlüsselwort sein oder auch der Name, beides ist auch gern erlaubt. Aber das ist IMO harmlos. In der Klausur gabs bei uns einfach ein Merkblatt mit den benötigten Konstrukten (da reicht eine Handvoll) und in der Realität haben die IDEs oft Syntax-Checker oder auch Konstrukt-Generatoren. Und nach ein paarmal selberschreiben weiss man es dann auch. Ansonsten hat VHDL eine zwar etwas ausführliche, aber doch recht simple Syntax. > Dazu kommt, daß gerade in Tutorials und Lehre den Leuten immer wieder > sowas wie der std_logic_vector um die Ohren gehauen wird. Das macht > Frust, denn damit kann man nicht rechnen und das Rechnen braucht man an > jeder Ecke. Hat halt historische Gründe, aber seit numeric_std ist das obsolet. Wenn man sich natürlich immer noch an VHDL-87 aufhängt, hat man halt 20 Jahre Entwicklung verpennt. Wäre genauso, wenn heute jemand C mit den Features und Bibliotheken im K&R-Style lehrt. Und nebenbei finde ich es aus didaktischer Sicht durchaus sinnvoll, einen expliziten Unterschied zwischen einem Haufen Bits ohne Interpretation und einem Haufen Bits mit dahinterliegender Interpretation zu machen, sodass +/- etc. sinnvoll definiert sind. Der normale SW-versaute HDL-Anfänger muss erstmal bemerken, dass es da verschiedene Interpretationen geben kann und die Operator-Überladung evtl. ein paar Hints braucht... Viele haben ja schon in C Probleme mit dem Unterschied signed/unsigned und wie sich das zB. beim Schieben auswirkt ;)
W.S. schrieb: > Meine Erfahrung ist, daß ich nach langem Herumkauen auf VHDL den Kram in > die Ecke geworfen habe, das Ganze dann in Verilig formulierte und ab da > läuft's. Aber Verilog ist eben eine Art Schlampensprache wie C und vom > Grundsatz her wäre man wohl besser bei VHDL aufgehoben - aber da haben > die Götter die falschen und irreführenden Tutorials und auch die > ausgesprochen undidaktischen Normentwürfe davorgesetzt, die obendrein > nur als "sign-in or purchase" oder schwarz und veraltet zu kriegen sind. du sagst es: Verilog ist "sexy". Aber versuch mal, einen 2 Jahre alten Design (mit Beitraegen von Kolleg/in/en zu verstehen. In welcher HDL faellt dir das leichter? Muss ich raten? > > Das ist alles eine weite Spielwiese für Scharlatane, > Möchtegern-Tutorialschreiber und Geldhaie - und das sind quasi > nichttechnische Gründe, derentwegen man VHDL nicht wirklich als gut > einschätzen muß. Wenn Profs an Hochschulen VHDL mit Stand von vor 20 Jahren lehren wundert mich gar nix mehr (selber gesehen, Prof Uni Stuttgart. Projekt an externe Firma vergeben, die hat den und sein Institut als Hilfe angeheuert). Unterirdisch! Fuer sowas haetten sie mich vor >20 Jahren in meiner damaligen Firma fristlos entlassen... Einfach traurig... Und der erzaehlt jungen Leuten was von HDL (VHDL)... Es geht dabei auch nicht um die neuesten Neuigkeiten der Sprache, es geht schlicht und einfach um die Basics. Der Typ ist auf Logikgrab 74xx stehen geblieben, erzaehlt das seinen Studenten als Weisheit, und ist wohl noch stolz auf sich... Ein Trauerspiel!
berndl schrieb: > Wenn Profs an Hochschulen VHDL mit Stand von vor 20 Jahren lehren > wundert mich gar nix mehr (selber gesehen, Prof Uni Stuttgart. Projekt > an externe Firma vergeben, die hat den und sein Institut als Hilfe > angeheuert). Unterirdisch! Fuer soetwas haetten sie mich vor >20 Jahren in > meiner damaligen Firma fristlos entlassen... Einfach traurig... Und der > erzaehlt jungen Leuten was von HDL (VHDL)... Es geht dabei auch nicht um > die neuesten Neuigkeiten der Sprache, es geht schlicht und einfach um > die Basics. Der Typ ist auf Logikgrab 74xx stehen geblieben, erzaehlt > das seinen Studenten als Weisheit, und ist wohl noch stolz auf sich... > Ein Trauerspiel! Bei solcher Kritik wünsche ich mir immer etwas Substanz: In welchem Jahr war das und von welchem Institut war der Prof? Prinzipiell ist Deine Kritik wahrscheinlich gerechtfertigt. Aber wo wäre das Problem, wenn Erstsemestler aus der E-Technik etwas mit 74xx (ohne Entgelt?) realisieren? Es möchte wohl auch sein, dass die das weniger effizient hinbekommen, als Du als entlohnter Angestellter. Schlimm wäre es anders herum. Dies geht aus Deinem Beitrag leider nicht hervor. Edit: Man kann es auch anders darstellen: Zwei mal wurde die Tätigkeit nach unten hin ausgelagert und dann wird sich über die Qualität beschwert. Vielleicht waren die Studenten vom Hauptstudium bereits zu teuer? Klar, ich spekuliere hier, denn mehr Information habe ich ja (noch) nicht. Die Komplexität muss jedenfalls überschaubar gewesen sein, wenn es letztlich mit 74xx beherrschbar war.
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berndl schrieb: > In welcher HDL > faellt dir das leichter? Muss ich raten? Hör mal: Ich bin kein Chip-Entwickler oder reiner FPGA-Affe. Ich entwickle Geräte, um sie anschließend zu verkaufen und das Benutzen von PAL's, GAL's, CPLD's und FPGA's ist für mich nur ein Randgebiet. Und wenn du so fragst, dann sag ich dir: Ein ordentlicher gedruckter Stromlaufplan ist regelmäßig aussagekräftiger als jede HDL - jedenfalls für alle Ingenieure außerhalb der engeren HDL-Szene. Und mit denen muß ich üer etwas Vorzulegendes (und zu Bezahlendes) reden können. Da nützt mir jeglicher HDL-Ausdruck auf Papier überhaupt nichts, denn ich muß verstanden werden. Ach ja, wenn du schon so fragst: In Pascal. Das versteht jeder, auch wenn es nunja.. keine ausdrückliche HDL ist. Aber VHDL tut nur so, ohne Pascal zu sein. Klaro? ;-) W.S.
Wieso ein Verilog vs. VHDL Krieg? Es gibt ja auch die Möglichkeit für Mixed Language Projekte. Keine Ahnung, wieso bei den Hochschulen in Europa VHDL unterrichtet wird. Aber die "Qualität" der Studenten zu bemängeln ist die einfachste Variante und aus meiner Sicht gegenüber den Studis nicht fair. Das Problem liegt im System. Bei uns in der Schweiz gab es vor dem Bolognia-System ein Technikum (HTL). An dieses wurden nur Leute mit Berufserfahrung (entsprechender Lehre und Arbeit) und mit einer Aufnahmeprüfung zugelassen. Heute haben wir zum Leidwesen aller das europäische Bologina-System übernommen, welches die Qualität der Hochschulen massiv verschlechtert hat. Neu ist es praktisch egal, von wo ein angehender Student kommt und was er kann. Wie sollen die Dozenten in so kurzer Zeit all das Wissen vermitteln? Vollkommen unmöglich. Und dann darf man sich auch nicht wundern, wenn die Abgänger den Unterschied zwischen synchron und asynchron nicht kennen. Während meiner Bachelor-Arbeit hatte ich ein FPGA Projekt. Da musste ich eigene VHDL-Module (weil diese Sprache unterrichtet wurde) in ein bestehendes Verilog Design (aus den Staaten) einbinden. Aus meiner Sicht ist Verilog viel weniger restriktiv und der Entwickler muss weniger wissen, was er macht (Verilog hat viel weniger Datentypen). Ausserdem wurden offensichtliche Fehler bei der Synthese nicht angezeigt (Falsche Busbreiten, Ports die nicht verbunden waren). Aber wie gesagt, die Berührungspunkte waren klein und ich habe auch noch nicht viel Erfahrung auf diesem Gebiet. Unterm Strich also würde ich das Werkzeug nehmen, das der Entwickler beherrscht (oder welches in der Firma verwendet wird).
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