Anfänger: Wieder mal 7-Segment

[vhtl (Gast)]

Ich bin VHDL-Anfänger und schaffe es einfach nicht, eine vierstellige 
7-Segment-Anzeige anzusteuern (Beispiel reduziert):

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Hello is
  port ( SEG7 : out STD_LOGIC_VECTOR (1 to 8) := (others => '1');
         ANODE : out STD_LOGIC_VECTOR (0 to 3) := (others => '0');
         CLK : in STD_LOGIC);
end Hello;

architecture V1 of Hello is
  signal counter : STD_LOGIC_VECTOR (15 downto 0) := "1010010110010110";
  signal seg7id : STD_LOGIC_VECTOR(1 downto 0) := (others => '0');
begin 
  display: process(CLK)
    variable digit : STD_LOGIC_VECTOR(3 downto 0);
  begin
    if rising_edge(CLK) then

      case seg7id is
        when "00" => ANODE <= "1110";
                     digit := counter(3 downto 0);
                     seg7id <= "01";
        when "01" => ANODE <= "1101";
                     digit := counter(7 downto 4);
                     seg7id <= "10";
        when "10" => ANODE <= "1011";
                     digit := counter(11 downto 8);
                     seg7id <= "11";
        when "11" => ANODE <= "0111";
                     seg7id <= "00";
                     digit := counter(15 downto 12);
        when others => ANODE <= "1111";
                       seg7id <= "00";
      end case;
      
      case digit is
        when "0000" => SEG7 <= "00000011";
        when "0001" => SEG7 <= "10011111";
        when "0010" => SEG7 <= "00100101";
        when "0011" => SEG7 <= "00001101";
        when "0100" => SEG7 <= "10011001";
        when "0101" => SEG7 <= "01001001";
        when "0110" => SEG7 <= "01000001";
        when "0111" => SEG7 <= "00011111";
        when "1000" => SEG7 <= "00000001";
        when "1001" => SEG7 <= "00001001";
        when "1010" => SEG7 <= "00010011";
        when "1011" => SEG7 <= "11100001";
        when "1100" => SEG7 <= "11100101";
        when "1101" => SEG7 <= "10000101";
        when "1110" => SEG7 <= "11000001";
        when "1111" => SEG7 <= "11100001";
        when others => SEG7 <= "11111101";
      end case;
               
    end if;   
  end process;
   
end V1;

Leider sehe ich auf der Anzeige nur 8888, wobei die richtigen Segmente 
etwas kräftiger erscheinen.

Ich hatte auch versucht, den display-Prozeß zu teilen und digit zum 
Signal zu machen, aber der Fehler blieb.

Kann mir jemand zeigen, was ich falsch mache? Oder ist der Takt zu hoch?

[Sigi (Gast)]

Dein Hauptproblem ist, dass Du zum einen
den Anodenvektor zu schnell umschaltest und
zum 2. den Anodenvektor daziwschen nicht
eine Zeitlang auf "1111" setzt. Mach es
wie folgt:
"1111"  x us
"1110"  y us
"1111"  x us
"1101"  y us
etc.
x und y musst Du experimentell ermitteln:
- zu kleines x bewirkt Nachleuchten
- zu kleines y hat schwaches Leuchten zur Folge.
IdR brauchst Du also 2 Zählvariablen und eine
FSM.

[vhtl (Gast)]

Herzlichen Dank, das war's!

signal sid : STD_LOGIC_VECTOR(7 downto 0) := (others => '0');
    -- ...
    if rising_edge(CLK) then
      case sid(7 downto 5) is
        when "000" => ANODE <= "1110";
                      digit := counter(3 downto 0);
        when "010" => ANODE <= "1101";
                      digit := counter(7 downto 4);
        when "100" => ANODE <= "1011";
                      digit := counter(11 downto 8);
        when "110" => ANODE <= "0111";
                      digit := counter(15 downto 12);
        when others => ANODE <= "1111";
      end case;
      sid <= sid + 1;
      -- ...

Hardware ist echt schnell! :-)

[Sigi (Gast)]

Du setzt den ANODE-Vektor zwischenzeitlich
nicht auf "1111". Siehst Du bei Dir ein
"seltsames" Nachleuchten?

[vhtl (Gast)]

Doch, über

when others => ANODE <= "1111";

bei "--1-----".

[Mike (Gast)]

Ich schätze mal dein ursprünglicher Code schaltet zu früh/zu spät auf 
die nächste Stelle um. Man müsste ihn mal simulieren.

Dann solltest du dir nicht angewöhnen mit std_logic_unsigned zu rechnen 
(ist veraltet). Besser wäre es wenn du numeric_std verwendest.

Siehe hier:

http://www.mikrocontroller.net/articles/Rechnen_in_VHDL#Schlecht:_Direktes_Rechnen_mit_std_logic_vector

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mike schrieb:
> Besser wäre es wenn du numeric_std verwendest.
> Siehe hier:...
Und hier die relevanten Umformungen:
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std