Multiplexer entity mit generate

[Anonymous U. (gastt)]

Hallo

Ich will in VHDL einen Multiplexer-Baustein programmieren, in dem man 
die Anzahl der Eingänge (und Busbreite) per generate übergeben kann. 
Aus- und Eingänge will ich mit std_logic_vektoren realisieren. Mein 
Problem ist nun das sich für den select Eingang je nach größe des MUXes 
unterschiedliche Längen des Vektors ergeben. Wie berechne ich am 
elegantesten diese Länge? Hier mein Code:

use ieee.std_logic_1164.all
use ieee.std_numeric.all

entity mux is
  generic (   bus_width     : positive;
              number_inputs : positive
          );
  port    (   select_input  : in  std_logic_vector( log2(number_inputs) downto 0);
              input         : in  is array (0 to number_inputs-1) of std_logic_vector(bus_width-1 downto 0);
              output        : out std_logic_vector(bus_width downto 0)
          );
end mux;

architecture mux_behaviour of mux is
begin
  process( select_input, input )
  begin
      output <= input( to_integer(signed(select_input)) );
  end process;
end mux_behaviour;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Anonymous U. schrieb:
> Hier mein Code:
Und was ist an dem Code schlecht? Warum funktioniert er nicht? Was 
erwartest du und was passiert stattdessen? Welche Fehlermeldung bekommst 
du?

> Mein Problem ist nun das sich für den select Eingang je nach größe des
> MUXes unterschiedliche Längen des Vektors ergeben. Wie berechne ich am
> elegantesten diese Länge?
Dein Ansatz ist prinzipiell richtig, aber natürlich 1. kennt der 
Synthesizer von sich aus kein log() und 2. zudem ist das Ergebnis von 
log() ein float. Zudem musst noch an den Zweierpotenzen-Grenzen (z.b. 
7->8, 63->64) aufpassen und einiges zurechtschieben. Heraus kommt sowas:
http://www.lothar-miller.de/s9y/archives/72-Breite-eines-Vektors-berechnen-log2.html

Und dann ist natürlich 3. das Hauptproblem, dass du die Portbreite so 
nicht definieren kannst. Du musst dafür ein Package machen und darin die 
Portbreite ausrechnen.

Ich würde hier einfach die Busbreite des Multiplexers generisch machen 
und gar keinen Bereich angeben. Etwa so:

use ieee.std_logic_1164.all
use ieee.std_numeric.all

entity mux is
  generic (   number_inputs : positive
          );
  port    (   select_input  : in  std_logic_vector;
              input         : in  is array (0 to number_inputs-1) of std_logic_vector;
              output        : out std_logic_vector
          );
end mux;

architecture mux_behaviour of mux is
begin
  process( select_input, input )
  begin
      output <= input( to_integer(signed(select_input)) );
  end process;
end mux_behaviour;

[Anonymous U. (gastt)]

Vielen Dank schonmal.

Ich bin jetzt ein bisschen weiter, und modelsim ist gewillt folgenden 
Code zu compilieren:

library ieee;
use ieee.std_logic_1164.all;

-- definition of generic array
package mux_package is
    type array_input is array (natural range <>) of std_logic_vector;
end;


library ieee;
use work.mux_package.all;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.math_real.log2;
use ieee.math_real.ceil;

entity mux is
  generic (   bus_width     : positive;
              number_inputs : positive
          );
  port    (   select_input  : in  std_logic_vector( 1+integer(ceil(log2(real(number_inputs-1)))) downto 0);
              input         : in  array_input(number_inputs-1 downto 0)(bus_width-1 downto 0);
              output        : out std_logic_vector(bus_width downto 0)
          );
end mux;

architecture mux_behaviour of mux is
begin
  process( select_input, input )
  begin
      output <= input( to_integer(signed(select_input)) );
  end process;
end mux_behaviour;

Ein Nachteil bei meinem Code ist das er nur mit VHDL 2008 unterstützt 
wird :-(

Was mir bei deinem Code nicht ganz klar ist: Wenn ich für die 
select-Leitung keinen logic_bit_vector verwende, optimiert das 
synthesetool dann automatisch auf die benötigten Leitungen. Bzw. ist die 
Vorgehensweise mit dem logic_bit_vector nicht schöner oder ist das 
unüblich? Ich bin noch blutiger Anfänger in VHDL und habe noch nicht 
viel Gefühl in der Vorgehensweise...

PS: Ich habe gerade gesehen: Die select-Leitung ist auch bei dir ein 
std_logic_vektor, aber ohne Größenangabe. Macht das Synthesetool daraus 
dann erstmal 32 bit Breite und optimiert dann?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Anonymous U. schrieb:
> Wenn ich für die select-Leitung keinen logic_bit_vector verwende,
Was ist das? Ein selbst definierter Datentyp?

> optimiert das synthesetool dann automatisch auf die benötigten
> Leitungen.
Ja.

> Bzw. ist die Vorgehensweise mit dem logic_bit_vector nicht
> schöner oder ist das unüblich?
Die allermeisten Bibliotheksfunktionen arbeiten mit "unconstrained 
vectors", denn sonst müsste ja eine to_integer()-Funktion die Breite des 
Vektors mitbekommen. Sieh dir einfach mal z.B. die numeric_std an:
https://www.csee.umbc.edu/portal/help/VHDL/packages/numeric_std.vhd
Mal ganz exemplarisch daraus die Funktion to_integer():

function TO_INTEGER(ARG: UNSIGNED) return NATURAL is
constant ARG_LEFT:INTEGER:= ARG'length-1;
alias XXARG:UNSIGNED(ARG_LEFT downto 0) is ARG;
variable XARG:UNSIGNED(ARG_LEFT downto 0); 
variable RESULT: NATURAL:= 0;
variable w : INTEGER:= 1;  -- weight factor
begin
  if (ARG'length<1) then
    assert NO_WARNING
    report "numeric_std.TO_INTEGER: null arg"
    severity warning;
    return 0;
    end if;
  XARG:= TO_01(XXARG);
  if (XARG(XARG'left)='X') then
    assert NO_WARNING
    report "numeric_std.TO_INTEGER: metavalue arg set to 0"
    severity warning;
    return 0;
    end if;
  for i in XARG'reverse_range loop
    if XARG (i) = '1' then
      RESULT:= RESULT + w;
      end if;
    if (i /= XARG'left) then w := w + w;
      end if;
    end loop;
  return RESULT;
end TO_INTEGER;

Dort siehst du in der ersten Zeile, dass nur ein UNSIGNED Vektor 
unbestimmter Breite übergeben wird. Der Rest wird mit Attributen 
gemacht, hier eine schöne Anwendung für das Attribut 'reverse_range, das 
den Vektor in einer for-Schleife von "hinten" her durchnudelt.

Als Tipp: es schadet nicht, diese Bibliotheken mal genauer anzuschauen, 
da sind einige hübsche "Tricks" versteckt. Und vor Allem: die 
funktionieren garantiert.

[Anonymous U. (gastt)]

Lothar M. schrieb:
> Anonymous U. schrieb:
>> Wenn ich für die select-Leitung keinen logic_bit_vector verwende,
> Was ist das? Ein selbst definierter Datentyp?

oh, ich meinte std_logic_vector.

Lothar M. schrieb:
> Dort siehst du in der ersten Zeile, dass nur ein UNSIGNED Vektor
> unbestimmter Breite übergeben wird.

Dann werd ich das genauso machen.

Bauchweh habe ich allerdings noch wegen dem Array: durch das generic 
package funktioniert der Code nur mit VHDL 2008. Das soll anscheinend 
bei einigen Programmen Probleme geben. Da komme ich aber nicht herum, 
wenn ich die Busbreite variabel halten will oder?

library ieee;
use ieee.std_logic_1164.all;

-- definition of generic array
package mux_package is
    type array_input is array (natural range <>) of std_logic_vector;
end;


library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.mux_package.all;

entity mux is
  generic (   number_inputs : positive
          );
  port    (   select_input  : in  std_logic_vector;
              input         : in  array_input (0 to number_inputs-1);
              output        : out std_logic_vector
          );
end mux;

architecture mux_behaviour of mux is
begin
  process( select_input, input )
  begin
      output <= input( to_integer(signed(select_input)) );
  end process;
end mux_behaviour;

[Vancouver (Gast)]

Verwirrung... Du hast geschrieben, dass Du die Anzahl der Eingänge per 
"generate" übergeben willst. Ich vermute, Du meinst generic und hoffe, 
der Unterschied ist Dir bekannt.