Brauche nochmal Hilfe. Ich habe jetzt eine Platine erstellt, die leider mit ca. 48mm x 100mm etwas breiter als die geplanten 40mm geworden ist. Normalerweise setze ich die Platine dann zwei Mal zu einer 80mm x 100mm Platine zusammen. Für meine Eagle-Version ist meine Platine zu groß geworden. Kann jemand, der eine bessere Version von Eagle besitzt, meine Platine verdoppeln und einfach zu einer Platine mit 100mm x 100mm zusammen setzen. Dabei soll in der Mitte ein Spalt von einigen mm bleiben. Würde mich ganz doll freuen. W. P.S. Eine Anleitung kann ich dazu schreiben.
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Wolfgang S. schrieb: > Für meine Eagle-Version ist meine Platine zu groß geworden. Arbeite dich in KiCad ein :)
Wir lassen Kleinstserien über Beta-Layout fertigen! Da gibt es die Probleme nicht. Wir schicken die Angaben an den Hersteller und der addiert die Flächen so, dass es in die 100X100er Grundfläche passt. Allerdings fallen dabei (leider) "Ritzkosten" an. So weit ich weiß werden sogar hier im Forum Methoden beschrieben, wie man eine Platine, in Eagle, dupliziert. Allerdings hilft Dir das nur, wenn Dir 4 mm Platz nicht ausreichen. Sonst hilft tatsächlich nur der Gerber-Weg.
Bitte! Ich hoffe, das ist, was du brauchst. Wo lässt du die Platine fertigen? Ich bin auch gerade an der Fertigstellung einer Platine, auf der ich noch einen schmalen Streifen eines anderen Layouts mit unterbringen will. Bei Elecrow scheint das ok zu sein, die erlauben, zwei Platinen per V-Groove zu trennen. Stellt sich nur noch die Frage, wie ich das in Eagle mache und in welches Gerber File die V-Groove muss.
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Vielen Dank, genau das habe ich mir vorgestellt. Zu V-Groove kann ich dir leider nichts sagen. Ich habe gefunden: "However, if you're marking out boards that should actually be separate pieces you should use the 'Vscore' layer. This notes the a score line, for snapping boards apart should be placed." Ich bestelle in der Regel bei http://www.smart-prototyping.com, aber auch schon mal bei Elecrow. Dabei ist es schon vorgekommen, dass ich kleine Platinen mit einzelnen Umrissen zu 80 x 100 zusammengesetzt habe. Einmal wurden die Platinen ohne Aufpreis getrennt. Ein anderes Mal sollte ich alles in ein "Dimension" zusammenfassen. Dann habe ich die Platine, so wie ich es auch im aktuellen Fall machen werde, selbst getrennt. Aber wegen V-Groove werde ich mal bei smart-prototyping nachschauen. W.
Also das Design würde ich so nicht in die Fertigung geben. An einer Stelle geht das Kupfer bis an den Platinenrand. Manche Durchkontaktierungen sind ebenfalls recht nah am Rand. VIAs übereinander? Leitungen liegen unnötig nah an Durchkontaktierungen dran. Warum machst du ein VIA für VCC-5, wenn in der Nähe schon eine Durchkontaktierung mit demselben Netz ist? Wenn man noch weiter guckt, dann gibts bestimmt noch mehr.
Wolfgang S. schrieb: > Ich habe jetzt eine Platine erstellt, die leider mit ca. 48mm x 100mm > etwas breiter als die geplanten 40mm geworden ist. Mit passender Bauteilauswahl ließe sich da noch einiges an Platz einsparen, alleine bei Verwendung von SMD Widerständen und Abblockkondensatoren. Vor der Fertigung solltest du noch mal einen DRC drüber laufen lassen (Überlagerte Bohrungen bei L1, Überlappung bei C3, Kupfer über Rand bei IC1, Q1).
Ist schon klar, mit SMD wird alles kleiner. Aber darauf habe ich bewusst verzichtet. Natürlich ist DRC ausgeführt worden !! Wolfgang schrieb: > (Überlagerte Bohrungen bei L1, Überlappung bei C3, Kupfer über Rand bei > IC1, Q1). ... aber wenn ich irgendwo eine zusätzliche Via setzte, dann hat das schon einen Sinn. Ich erhalte z.B. ein größeres Loch oder eine größere Lötfläche. Aber wo ist "Kupfer über Rand" ? ... und wo stört es?
Wolfgang S. schrieb: > Aber wo ist "Kupfer über Rand" ? Na gut, nicht über Rand, aber der Minimalabstand Kupfer-Umriss ist bei Q1 und IC1 unterschritten. Meckert dein DRC da nicht? Die meisten Fertiger haben da einen Mindestabstand >0 stehen. > Ich erhalte z.B. ein größeres Loch oder eine größere Lötfläche. Und warum verwendest du dann ein Package mit so fuddeligen Pads für so ein gewichtiges Bauteil? > ... aber wenn ich irgendwo eine zusätzliche Via setzte Auch da wäre ein passendes Package deutlich DRC-konformer. Nicht desto trotz wird der Leiterplattenhersteller nicht begeister sein, wenn du seinen minimalen Bohrlochabstand unterschreitest. Der riskiert dann nämlich Bohrerschredderei. Anscheinend sollen bei deinem C3 gerade mal 2 mil Abstand zwischen den Bohrungen stehen bleiben. Und das gar noch in FR4?
Wolfgang schrieb: > Na gut, nicht über Rand, aber der Minimalabstand Kupfer-Umriss ist bei > Q1 und IC1 unterschritten. Meckert dein DRC da nicht? Die meisten > Fertiger haben da einen Mindestabstand >0 stehen. ... in diesem Fall sehe ich überhaupt kein Problem. Schon mehrfach so bestellt. Wolfgang schrieb: > Anscheinend sollen bei deinem C3 gerade mal 2 mil Abstand zwischen den > Bohrungen stehen bleiben. Und das gar noch in FR4? ... der Gedanke ist brauchbar. Ich habe nun die Löcher etwas verkleinert und die Via verschoben. Über weitere sinnvolle Hinweise denke ich gerne nach.
Puh, ganz schön voll auf deiner Platine :-) GND für deinen Quarz ist haarig. Der Quarz und die Serienschaltung C19, C8 bilden einen Schwingkreis, wo Energie ständig zwischen Quarz und dem C hin und her pendelt. Die Enden der Kondensatoren sollten daher nach Möglichkeit direkt miteinander verbunden werden. So verseucht der Strom z.B. dein GND-Level an IC1.
Wolfgang S. schrieb: > ... in diesem Fall sehe ich überhaupt kein Problem. Schon mehrfach so > bestellt. Je nach Fertiger werden solche Probleme bei der Prozessierung der Daten stillschweigend beseitigt, bevor es in die Produktion geht. Wenn die bei jeder Amateurplatine wegen jedem Mist nachfragen und das Layout noch dreimal hin- und her schicken würden, könnten sie nicht zu den Dumpingpreisen produzieren.
Stephan C. schrieb: > An einer Stelle geht das Kupfer bis an den Platinenrand. Rein aus persönlichem Interesse: Was ist daran schlimm?
Ich bin erstaunt! Wolfgang schrieb: > Je nach Fertiger werden solche Probleme bei der Prozessierung der Daten > stillschweigend beseitigt, bevor es in die Produktion geht. Wenn die bei > jeder Amateurplatine wegen jedem Mist nachfragen und das Layout noch > dreimal hin- und her schicken würden, könnten sie nicht zu den > Dumpingpreisen produzieren. Ich habe es bisher noch nie erlebt, dass ein Fertiger in das Layout eingegriffen hat. In welchem Fall hast du das erlebt? Oder ist das auch eine Fakenachricht? Ich kenne lediglich eine Rückfrage, wo ich eine gesperrte Fläche beim Drehen des Layout nicht mitgedreht habe und eine absolut unsinnige Fläche entstand. Die Korrektur habe ich dann selbst gemacht. > Kupfer bis zum Platinenrand .... vermeide ich auch, damit kein Kontakt mit einem Metallgehäuse entstehen kann. 2 mil genügen dafür jedoch. W.
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Wolfgang S. schrieb: > Ich habe es bisher noch nie erlebt, dass ein Fertiger in das Layout > eingegriffen hat. > Ein Fertiger der ein Layout ohne Rücksprache ändert, fliegt aus der Lieferantenliste hochkant raus. > In welchem Fall hast du das erlebt? > Ich habe das tatsächlich schon erlebt, allerdings pro Fertiger exakt einmal. Siehe oben. Das Gleiche gilt übrigens für Stücklistenanpassungen, außerhalb des gesteckten Freiraums. Wie geht das? Z.B. durch eine Vermerk in folgender Form: -> Widerstände 1% wenn nicht anders vorgegeben, 35V Spannungsfestigkeit Kondensatoren: Keramik, NP0/COG, falls nicht möglich X7R, minimale Spannungsfestigkeit 10V, außer anders angegeben. Höhere Spannungsfestigkeit als angegeben ist zulässig. <- Die Vorgabe kann auch härter sein, z.B. wegen HF-Eigenschaften. Dann wird aber üblicherweise das Bauteil komplett über eine Artikelnummer spezifiziert. Wegen Randabstand Kupfer: bei der Zweilagigen ist das weniger kritisch, aber bei Multilayer kann es schonmal zu Kurzschlüssen zwischen zwei Lagen kommen, die nur über ein dünnes Prepreg getrennt sind. Außerdem ist das noch ein Berührschutz für die Signale. 0,5..1mm sind kein Luxus, auch nicht für Bauteile.
Anbei der Panel. Im Gegensatz zur der anderen bereits geposteten Version, hier incl panelize.ulp Durchlauf. Viel Spaß damit.
Wolfgang S. schrieb: > In welchem Fall hast du das erlebt? Bestückungsdruck, der über irgendwelchen Pads geht, wird z.B. regelmäßig rausmaskiert.
matrixstorm schrieb: > Anbei der Panel. Der DRC mit den Vorgaben von Beta Layout liefert hier beispielsweise 18 Fehler - kann man natürlich drauf ankommen lassen und ignorieren, aber warum. http://www.pcb-specification.com/images/stories/Downloads/eagle_dru_0714.zip Bei den Bohrabständen ist dir klar, dass die Löcher normalerweise mit Übermass gebohrt werden, so dass sich nach dem Aufkupfern das Endmaß ergibt? Das Aufkupfern funktioniert aber nur, wenn der Steg zwischen den Löchern nicht wegbricht. Du hast ca. 50µm Steg, die Kupferstärke beträgt 35µm. Jetzt rechne mal nach, wieviel breit der Steg nach dem Bohren sein wird ... Viel Glück Doppelte Bohrungen werden hoffenlich bei der Datenprozessierung erkannt und vom CAM-Operateur wegmaskiert. Probiers einfach aus, wie dein Fertiger damit umgeht.
Das Problem mit den eng beieinander liegenden Bohrungen habe ich schon
längst beseitigt.
Ich verweise auf meine ursprüngliche Frage, die wurde mit Hilfe von
"Kühl Schrank " schon beantwortet.
Aber jedes Mal, wenn ich das Layout anschaue, dann fällt mir etwas
anderes auf, was ich noch ändern kann.
Wenn mir noch jemand verrät, was Sebastian S. schrieb im Beitrag
#4897386:
> Sonst hilft tatsächlich nur der Gerber-Weg.
... wie das geht, damit ich das nächste Mal meine Ausgangsfrage selbst
lösen kann.
Danke
W.
Angehängte Dateien:
-
enge_Bohrung.png
16 KB
Wolfgang S. schrieb: > Das Problem mit den eng beieinander liegenden Bohrungen habe ich schon > längst beseitigt. matrixstorm schrieb: > Anbei der Panel. Hier war sie noch drin. Oder hat das nichts mit deinem aktuellen Layout zu tun? Dann nehme ich alles zurück.
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