Fast zeitgleich zu den Cyclone10-FPGA kündigt nun auch Microsemi eine neue Linie an: PolarFire. Auf den ersten Blick (Feature Overview) sieht das gar nicht so schlecht aus: https://www.microsemi.com/products/fpga-soc/fpga/polarfire-fpga#product-table Arria10 GX270 vs. Cyclone10 CX220 (nur DDR3) vs. MPF300T vs. XCKU035? Da ich bis jetzt nicht mit Microsemi gearbeitet habe und ein Gefühl dafür kriegen möchte, habe ich viele Fragen zu eurer Erfahrung damit: Toolchain und Arbeitsweise im Vergleich zu Quartus/Vivado? Synthese/P&R-Laufzeiten im Vergleich zur Konkurrenz bei gleicher Komplexität? Debugging Tools? Gibt es ein Pendant zu SignalTap/ILA debug core? Basic IPs (z.B. RAM, DPRAM, MAC etc.) effizient inferierbar? Ist Microsemi bei der Leistungsaufnahme so gut, wie die FPGA-Namen implizieren? Wie gut ist Microsemi im Einhalten der Verfügbarkeitsprogrnose (verlässlich wie Xilinx bei UltraScale oder schwach wie Altera bei Arria10)? Auf was sollte man auch noch schauen? Existieren grobe Pferdefüsse bei Microsemi?
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P. K. schrieb: > Da ich bis jetzt nicht mit Microsemi gearbeitet habe und ein Gefühl > dafür kriegen möchte, habe ich viele Fragen zu eurer Erfahrung damit: > > Toolchain und Arbeitsweise im Vergleich zu Quartus/Vivado? > Synthese/P&R-Laufzeiten im Vergleich zur Konkurrenz bei gleicher > Komplexität? Naja die maximale Komplexität der Microsemis ist deutlich kleiner als die grossen Xilinx Viecher, von daher machen sich die Unterschiede nicht so sehr bemerkbar. > Debugging Tools? Gibt es ein Pendant zu SignalTap/ILA debug core? > Basic IPs (z.B. RAM, DPRAM, MAC etc.) effizient inferierbar? Für RAM, MAC etc. gibts auch einiges... > Ist Microsemi bei der Leistungsaufnahme so gut, wie die FPGA-Namen > implizieren? Die FPGA Sparte von Microsemi ist ja Ex-ACTEL, deren Hauptverkaufsargument waren so sachen wie Stromaufnahme, Imunität gegen Hard-Radiation (Aviation, Military). > Wie gut ist Microsemi im Einhalten der Verfügbarkeitsprogrnose > (verlässlich wie Xilinx bei UltraScale oder schwach wie Altera bei > Arria10)? Aus dem Bauch heraus war ACTEL besser als Xilinx und Altera. Was der neue Besitzer Microsemi hier macht muss sich in den nächsten zig Jahren zeigen. Aber alleine die Tatsache das ein Gutteil der Produktion in Aviation und Military wandert in welchen Verfügbarkeit > 20Jahre eine grosse Rolle spielt dürfte positive sein. Allerdings preislich ist das ganze weder zur Jugendzeit einer Produktgeneration noch zu dessen Extendend Livetime attraktiv gegenüber Altera und Xilinx sein. Actel hatte meines Wissens nach die Preise diverser Produkte um 300% angehoben um die Produkte weiterhin produzieren zu können (Hat das dann aber auch gemacht)... > Auf was sollte man auch noch schauen? > Existieren grobe Pferdefüsse bei Microsemi?
Ich arbeite seit ein paar Jahren mit der Smartfusion2-Reihe parallel zu Xilinx-FPGAs. Meine Erfahrungen im direkten Vergleich: P. K. schrieb: > Toolchain und Arbeitsweise im Vergleich zu Quartus/Vivado? Die Toolchain Libero bietet verschiedene workflows, wobei der unterstützte Standard eine Art grafisches IP-Blöcke zusammenschieben und verbinden ist. Das wird zumindest in sämtlichen UGs so gemacht. Libero lässt sich auch ähnlich wie Vivado per tcl bedienen, ist aber nicht so komfortabel. Libero wird ähnlich wie Vivado mehrmals übers Jahr aktualisiert. Im gegensatz zu Vivado wird dabei aber auch gelegentlich die tcl-API verändert, so dass man dann bei manchen Sachen etwas Portierungsaufwand hat. Außerdem wurde schon mehrmals z.B. das Timing von Hard-IP (i.e. SerDes) mit der Toolchain-Version verändert (wahrscheinlich weil es zu optimistisch war und Kunden sich beschwert haben), was etwas nervig ist. Die IP-Blöcke haben Versionsnummern, allerdings lassen sich "alte" IP zumindest im nicht-tcl workflow nicht immer mit der neuen Liberoversion nutzen (werden als inkompatibel gekennzeichnet) und müssen dann neu erstellt werden. Die IP ist oft als sourcecode vorhanden, der direkt mit synthetisiert wird (z.B. FIFO), allerdings auch ab und zu noch fehlerbehaftet ist (eben genannter FIFO hatte zumindest vor einiger Zeit in bestimmten Konfigurationen noch Bugs, so dass ich eine eigene FIFO-Steuerung implementieren musste), was man aber durch den sourcecode dann wiederum rausbekommt ;-). Ein großer Schwachpunkt bei Microsemi ist oft die Doku, zumindest im direkten Vergleich zu Xilinx. Diese war schon gelegentlich unvollständig oder sogar falsch. Der Support ist mittelmäßig, im Normalfall antwortet ein indischer Mitarbeiter, von denen manche sehr komptetent waren, andere nicht so. Ein oiffizielles Forum wie bei Xilinx gibt es (noch?) nicht. > Synthese/P&R-Laufzeiten im Vergleich zur Konkurrenz bei gleicher > Komplexität? Sind in Ordnung. Standard-Synthesetool ist Synplify. Das PAR lässt sich inziwschen über Zusatzoptionen determinitisch einstellen (so wie Vivado das standardmäßig macht). > Debugging Tools? Gibt es ein Pendant zu SignalTap/ILA debug core? Es gibt SmartDebug, habe ich aber bisher nicht verwendet. > Basic IPs (z.B. RAM, DPRAM, MAC etc.) effizient inferierbar? Jein. RAMs gehen, für andere Sachen (z.B. MAC) gibt es hard oder soft IP-Instanzen. > Ist Microsemi bei der Leistungsaufnahme so gut, wie die FPGA-Namen > implizieren? Noch nicht direkt gemessen, aber so warm, dass die einen Kühlkörper brauchen, werden die hier nicht unbedingt. > Wie gut ist Microsemi im Einhalten der Verfügbarkeitsprogrnose > (verlässlich wie Xilinx bei UltraScale oder schwach wie Altera bei > Arria10)? Keine Ahnung. > Auf was sollte man auch noch schauen? Bei non-volatile FPGAs ist im Gegensatz zu den Xilinx-FPGAs der Reset wichtig, da die Speicherstellen nicht initial mit 0 geladen werden. > Existieren grobe Pferdefüsse bei Microsemi? Größte Probleme: - Doku - möglicherweise fehlerhafte Soft-IPs bzw. Toolchain-Timings der Hard-IPs - Portierungsaufwand bei Toolchainupdate - wenig interner Speicher (ist aber bei den neuen Polarfire wohl etwas besser) - vergleichsweise weniger guter Support Das hört sich jetzt womöglich schlimmer an als es ist, man bekommt die Designs auf einen Microsemi schon zum laufen. Es ist aber doch manchmal etwas unangenehmer als bei Xilinx.
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