False Turn On bei Synchron Buck mit eGaN FETs

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

ich wende mich an euch, da ich einen "False Turn On", also ein 
fehlerhaftes Einschalten, meines Lowside FET (innerhalb meines syn. Buck 
Wandlers (f_takt=100kHz)) habe.
Daten:
Ich befinde mich momentan bei der Inbetriebnahme und komme dabei nicht 
über 80 - 100V Zwischenkreisspannung hinaus, da hier der False Turn On 
einsetzt. Eigentlich möchte ich die Schaltung bei 400V betreiben 
(12,5A).

Meine Annahme weshalb der False Turn On Passiert ist folgende:

Der Highside eGaN FET beginnt einzuschalten (nach 130 ns nachdem der ls 
FET ausgeschaltet hat). Der Strom des Highside FET kommutiert von der 
"Body Diode" des ls FET auf den hs FET. Anschließend kommt es zu einem 
hohen du/dt (ca. 3 - 3,5ns von 0 auf 80V, Drain Source Spannung des LS 
FET). Mein DCDC Wandler (Versorgung des Hs FET, galvanisch getrennt, 
Cio=20pF, Modell: ISE1209A), sowie mein digitaler Isolator besitzen eine 
parasitäre Kapazität(Cio=2pF, Modell: Si8610BB-B-IS ). Es kommt daher 
aufgrund von ic=C*du/dt zu einem hochfrequenten Stromfluss der widerum 
an den Leitungsinduktivitäten Spannungsabfälle hervorruft. Wenn ich das 
richtig verstanden habe, bezeichnet man diesen Vorgang auch als Ground 
Bounce. Das Resultat am Eingang meines lowside digitalen Isolators seht 
ihr im Anhang (Eingangssignale von ls und hs digitalen Isolator). 
Anstatt dauerhaft auf low zu ziehen, so kommt es im Moment des du/dt zu 
einer starken Oszillation, die so hoch ist, dass die Schaltschwelle des 
digitalen Isolators überschritten wird und darauf hin über kurze Pulse 
meinen Gate Treiber ansteuert (das andere Bild im Anhand - die grünen 
Pulse sind die Pulse die an den HS Treiber gelangen, ugs und udrin sind 
mit dem Faktor 10 multipliziert, bitte nicht wundern, wenn ihr das Bild 
betrachtet, id und uds sind unverändert geplottet).
So weit die Theorie bzw. meine Beschreibung zu dem was passiert. Nun 
habe ich gelesen, dass man mit einem RC Glied (ich verwende nun 50Ohm 
und 100pF) damit das Problem am Eingang des digitalen Isolators beheben 
kann.
Das hat es leider nicht. Meine letzte Hoffnung sind nun 
Gleichtaktdrosseln am Eingang meiner DCDC Wandler, die ich gestern 
bestellt habe.

Es wäre schön wenn sich hier eine rege Diskussion entfacht und auch ihr 
über derartige Problemstellungen berichten könntet. Oder evtl. habt ihr 
ein paar Tipps un Tricks. Und wenn ihr der Meinung seid, ich hätte ein 
Scheiß Layout fabriziert, dann kann das natürlich auch sein :-D

Euch einen schönen und Abend
Ich freue mich auf eure Antworten

Ciao

Christian

[voltwide (Gast)]

Schau Dir mal Ugs des lowside-MOSFET im Abschaltmoment an.
Die zuckt hoch auf +100V?
Das kann wohl kaum wahr sein, d.h. der Messung ist so nicht zu trauen.
Dies passiert allerdings besonders leicht im Angesicht extrem schneller 
Schaltvorgänge.
Wenn wir mal nur einen kleinen Bruchteil dieser gate-source-Spannung 
glauben, dann hast Du hier zu tun mit Ladungsinjection vom drain (harte 
pos Flanke) über die miller-Kapazität in das gate.
D.h. in der Folge der pos. drain-Abschalt-Flanke wird das gate 
aufgesteuert und öffnet wieder kurzfristig - also crossconduction mit 
den möglichen verheerenden Folgen.

[MiWi (Gast)]

Christian K. schrieb:
> Und wenn ihr der Meinung seid, ich hätte ein
> Scheiß Layout fabriziert, dann kann das natürlich auch sein :-D
>

Ohne das Layout zu sehen kann man das nicht verurteilen

> Euch einen schönen und Abend

Danke

> Ich freue mich auf eure Antworten

Masochist?


Doch bevor es ans teeren, Vierteilen und Rädern geht erst einmal die 
harmlose Frage:

wie hast Du gemessen - Foto oä wäre hilfreich?

Denn das sieht nach 3" GND-Clips und nicht nach GNF-Feder um den 
Tastkopf aus.

iaW: Schau Dir einmal an wie man solche Signale in verseuchter Umgebung 
mit einem 1:10-Tastkopf an einem 0815-Oszi mißt... Und dann führe diese 
Messungen so aus das sie auch aussagekräftig sind.

Wenn du nicht weißt wie man solche Messungen macht: Tek, Agilent und wie 
sie alle heißen haben genügend Grundlagen-pdfs und youtubevideos 
onlinegestellt, die das erschöpfend zeigen.

MiWi

[Christian K. (einglasvollwasser)]

@ voltwide: Ich hatte bereits in meinem ersten Beitrage geschrieben, 
dass ich die Spannung ugs und udrin bei dem plot mit dem Faktor 10 
multipliziert habe. Das heißt du musst jetzt, um den korrekten Wert zu 
erhalten, einfach durch 10 teilen ;-)

@ miwi: Das ist richtig (3 GND Clips). Ich verwende für die Strommessung 
einen Shunt von der Firma Billmann. Das Signal übertrage ich mit einem 
BNC Kabel zum Oszi. Die Messungen für uds und ugs erfolgen ebenfalls via 
bnc buchse und 10 : 1 passiv Tastkopf.

Es mag sein das ich mir durch meine Messung Fehler einfange. Nichts 
desto trotz kommt es zu einem False Turn On.

Wenn du es schon ansprichst, dann wäre ein direkter link zu der Seite 
sehr schön ;-)

[Uwe S. (regionalligator)]

Christian K. schrieb:
> Ich hatte bereits in meinem ersten Beitrage geschrieben,
> dass ich die Spannung ugs und udrin bei dem plot mit dem Faktor 10
> multipliziert habe.

Dann würde das Gate aber immer noch auf volle 10V aufreißen, und das 
scheinbar in nur einer Nanosekunde. Das wäre abstrakt.
Aber beim Shoot-through korrekt zu messen, ist sowieso eine Kunst.

Was für FETs nutzt du? 400V/12,5A bei 100KHz sind sportlich.

[LEler (Gast)]

>kommt es im Moment des du/dt zu
>einer starken Oszillation, die so hoch ist, dass die Schaltschwelle des
>digitalen Isolators überschritten wird und darauf hin über kurze Pulse
>meinen Gate Treiber ansteuert

Treiber haben üblicherweise Delayzeiten, die nicht im einstelligen 
ns-Bereich liegen; so schnell kann dieser nicht reagieren; der leichte 
Einbruch von Uds ca. 50 ns später könnte aber wirklich von einem 
(teilweise) Einschalten durch den Treiber herrühren.

Bei allen Messungen die du da machst fängst du dir schnell Einkoppelung 
in deinen Tastkopf bzw. dessen Masseleitung ein.
Das kannst du vermindern, indem du auf dem Board einen speziellen 
Anschluss für das Oszi vorsiehst.
Das kann z.B. ein Halter für den Tastkopf (ohne Massebändchen oder 
Klemmkopf) sein, der änhlich aussieht wie eine SMB-Buchse für 
Leiterplattenmontage. Leider sind diese Halter nur schwer zu kriegen, 
ich habe ein paar vom Support von LeCroi erhalten.

Ohne Bilder von Aufbau, das Layout und Informationen zum Equipment 
fischen wir nur im Trüben.

LEler

[LEler (Gast)]

>>kommt es im Moment des du/dt zu
>>einer starken Oszillation, die so hoch ist, dass die Schaltschwelle des
>>digitalen Isolators überschritten wird und darauf hin über kurze Pulse
>>meinen Gate Treiber ansteuert

>Treiber haben üblicherweise Delayzeiten, die nicht im einstelligen
>ns-Bereich liegen; so schnell kann dieser nicht reagieren; der leichte
>Einbruch von Uds ca. 50 ns später könnte aber wirklich von einem
>(teilweise) Einschalten durch den Treiber herrühren.

Jetzt habe ich deinen Satz erst verstanden, du meintest das bezogen auf 
den Treiber des anderen (LS?)FETs und dann so wie ich es bessergewußt 
habe, gell?

[blubb (Gast)]

Ohne Schaltplan sind die Glaskuglen estrem neblig..


Eine Vermutung könnte sein, dass der Treiber nicht niederimpedant genug 
ans Gate gebunden ist.

Was für Treiber verwendest Du überhaupt?
Wie sind die Treiber beschaltet?

Welche Spannungen gibt der Treiber aufs Gate für ein/aus?

[MiWi (Gast)]

Christian K. schrieb:


> @ miwi: Das ist richtig (3 GND Clips).

Aua... Aua! da flutschen die Ausgleichströme zwischen den Tastköpfen hin 
und her daß es eine helle Freude für die Freunde der undefinierten 
Schwingkreise ist... kein Wunder das die Signale so aussehen.

> Ich verwende für die Strommessung
> einen Shunt von der Firma Billmann. Das Signal übertrage ich mit einem
> BNC Kabel zum Oszi. Die Messungen für uds und ugs erfolgen ebenfalls via
> bnc buchse und 10 : 1 passiv Tastkopf.
>
> Es mag sein das ich mir durch meine Messung Fehler einfange.

Es mag nicht nur sein - es ist so daß Du dir Fehler einfängst, Speed 
kills...

> Nichts desto trotz kommt es zu einem False Turn On.

Wie gesagt, bei Signalen mit Schaltflanken im ns-Bereich ist der 
Schaltplan nur eine freundliche Willensäußerung an die benutzten 
Bauteile, erst das Layout und der Aufbau dazu machen dann daraus etwas 
das auch funktionieren kann(!) wenn Layouter die in diesen Fällen nicht 
mehr parasitären Effekte von L, C etc von Leiterbahnen im Vorderkopf 
hat.

ohne den nach wie vor geheimen Schaltplan, dem ebenso streng geheimen 
Aufbau und sauberen Messungen macht mM jede weitere Hilfestellung für 
Dein Problem keinen weiteren Sinn.



> Wenn du es schon ansprichst, dann wäre ein direkter link zu der Seite
> sehr schön ;-)

Ich weiß das es schön wäre aber ich habe wirklich keine Lust Dir diesen 
Punkt abzunehmen, es ist Dein Messproblem und es ist nun wirklich nicht 
schwer in die Suchmaschine Deines Vertrauens "how to measure with an 
Oscilloscope" einzugeben und sich dann von dort weiterzuwurschteln. 
Lesen bildet, auch auf Umwegen.

MiWi

[Großinnovator (Gast)]

UDs macht einen Sprung, aber der Drainstrom ist nicht sonderlich groß. 
Ich sehe dass da zwar ein recht beträchtlicher Wechselstrom fließt, aber 
einen Gleichanteil sehe ich nicht.
Das bisserle gehoppel kann von deinen GND-Antennen kommen (Klippse) oder 
einfach kapazitiv über deinen Aufbau fließen.

Woraus genau entnimmt man, dass der FET eingeschaltet hat?
Müsste bei einem Shoot-Through nicht ein riesen Batzen Strom da 
drübergehen?

Begründung: UDS ist groß, Id klein. Für mich ist der FET aus :-)
Ich sage ja nicht, dass es dein Problem nicht gibt, aber ich sehe es auf 
den Bildern nicht!

[MiWi (Gast)]

Christian K. schrieb:
> Ich verwende für die Strommessung
> einen Shunt von der Firma Billmann. Das Signal übertrage ich mit einem
> BNC Kabel zum Oszi.

Terminierung vom BNC befindet sich wo?


MiWi

[Christian K. (einglasvollwasser)]

Guten Morgen,

hey, so viel Resonanz hust, das freut mich :-)

@ UweS: GaN Systems: GS66506T

@LEler: "Jetzt habe ich deinen Satz erst verstanden, du meintest das 
bezogen auf
den Treiber des anderen (LS?)FETs und dann so wie ich es bessergewußt
habe, gell?"

Ich meine damit einfach, dass durch das schnelle du/dt (das ja der HS 
FET verursacht), kapazitive Ströme (durch den digitalen Isolator und den 
DCDC Wandler fließen) verursacht werden, die so stark sind, dass sie am 
Eingang meines digitalen Isolators ebenfalls im selben Moment (die 
kapazitven Ströme ballern ja, nur in Abhängigkeit in ihrer, ich würde 
mal sagen, zu vernachlässigenden Laufzeit auf dem Board vom Schaltknoten 
hinunter zu GND) auftreten. Die Oszillationen überschreiten die 
Schaltschwelle und es kommt daher zu kurzen Einschaltpulsen (grünes 
Signal in dem anderen Bild).

@blubb, MiWi: okok, er kommt.

Ich hoffe ein pdf reicht und ist ok?! (da steht zwar nur pngs 
verwenden..)

@blubb: Ich verwende LM5113 (Isink=5.8A Isource=1,25A @ 7V und 10nF 
Last).
Die Propagation Delayzeiten von dem Ding sind super: 10-15ns.
Rpulldown=0,25 Ohm, Rpullup=2-3 Ohm

Bisher habe ich als Gatebeschaltung nur einen seperaten Ron=47 Ohm (HS) 
und einen Roff=5 Ohm (jeweils HS und LS)
Als Treiberversorgung verwende ich einen LDO der 6V liefert. Ein 100nF 
ist möglichst dicht an VDD und GND angeschaltet (kleines L). Parallel 
dazu liegt ein 3,3uF C.

Also eingeschaltet wird er mit 6V und ausgeschaltet mit 0V (jaja, ich 
weiß das einige Leute vorschlagen mit negativen Spannungen auszuschalten 
um einen False Turn on zu verhindern)

Wenn ich für den HS Treiber 94 Ohm verwende (also das du/dt verringere), 
dann tritt das fehlerhafte Einschalten auch erst später ein. Bis 150V 
kann ich dann die Schaltung betreiben. Aber 100 Ohm finde ich schon arg 
viel!

Ich habe mir nun auch noch Ferritperlen bestellt, um ein wenig die 
Stromspitzen zu bedämofen, da ich denke, dass mein Gatekreis ein sehr 
kleines Lgate besitzt.

@Großinnovator: Ich betreibe den DCDC Wandler im gesteuerten Betrieb bei 
einer festen Last von 16 Ohm. Der Drainstrom in dem oberen Bild ist 
genau wie Uds vor Beginn der Schalthandlung negativ. Der Strom läuft 
sich ja über die interne "Bodydiode" frei.

"Woraus genau entnimmt man, dass der FET eingeschaltet hat?
Müsste bei einem Shoot-Through nicht ein riesen Batzen Strom da
drübergehen?"
Das ist korrekt. Beim weiteren erhöhen der Zwischenkreisspannung 
schaltet er dann völlig ein. Es ertönt darauf ein leises Summen. Am Oszi 
erkennt man dann nix mehr. Das ist dann spätestens der Zeitpunkt bei dem 
ich Uz wieder verringere um größeren Schaden zu verhindern. Die 
Schaltung läuft dann wieder stabil. Eine Zerstörung der FETs hat bereits 
stattgefunden. Und zwar hatte ich einen Elko zusätzlich an den Eingang 
geschaltet (330uF). Das war genügend Energie um meine FETs beim False 
Turn On in die Luft zu sprengen. Vlt. sollte ich mal das Bild mit 
anhängen - vlt. besser auch nicht :-). Den dicken Elko habe ich wieder 
entfernt, weil das einfach zu kostspielig und zeitaufwendig wird.

@MiWi: Ich verwende einen 50Ohm Widerstand direkt am Oszi.

Danke schonmal vorab für eure nette Unterstützung und Fragerunde.

mfg

Christian

[Christian K. (einglasvollwasser)]

Noch eins:

Für diejenigen unter euch die sich Fragen worauf ich mich mit meiner 
Annahme stütze, dass die kapazitiven Ströme die Ursache des False Turn 
On sind:

https://vtechworks.lib.vt.edu/bitstream/handle/10919/73188/Huang_X_D_2016.pdf?sequence=1

Dort ist die Thematik mit dem du/dt und dem False Turn On auf Seite S.78 
ff beschrieben.

[Großinnovator (Gast)]

Da man es hier mit GAN-FET zu tun hat, ist meine Erfahrung leider 
beschränkt.

Ich würde mir mal ansehen, welche UGS der FET jetzt nun wirklich 
"sieht", also die ECHTE Gate-Source-Spannung.

Mach dir mal Messfedern und miss zumindest mal die Gate->Source Spannung 
ordentlich. Also das Verhüterli der Tastköppe abziehen, und sowas 
drantun:
http://de.rs-online.com/web/p/oszilloskop-tastkopfe-zubehor/4376575/
Und dann direkt Gate <> Source messen. Wirklichecht am Source, nicht 
irgenwo daneben, und wirklich am Gate, nich an der Zuleitung. Jeder mm 
zählt bei solchen Sachen.
Du willst wissen, welche Spannung der FET am GATE wirklich sieht. Tu 
alle anderen Massen derweil weg.

Dein Scope und die Tastköpfe haben die nötige Bandbreite, hoffe ich?
Ich meine Bei mehreren zig V/ns ist schon etwas schnelles angebracht. 
1GHz Bandbreite (nicht nur Samplerate!) ist schon das absolute Minimum 
dafür.

Sonst fällt mir noch ein:
Überleg auch mal, welche Pfade die HF-Ströme nehmen, die durch die 
mörderischen Flanken entstehen. Bedenke, dass du es mit GHZ zu tun hast 
- entsprechend ist hier jeder mm Leiterbahn relevant. Zeichne das mal in 
dein Layout/deinen Schaltplan ein.

[blubb (Gast)]

Die Appnote von GaN-Systems gelesen?

http://www.gansystems.com/_uploads/whitepapers/91096_GaNSystems__GN001_Design_with_GaN_EHEMT_Rev3_20161007.pdf
Seite 14 gelesen?

Die Appnote gibt auch gute layout tipps.

[Christian K. (einglasvollwasser)]

@ Großinnovator: Ich habe mir bereits selber solche Feder gebastelt 
(siehe: 
http://www.transphormusa.com/document/designing-hard-switched-bridges-gan/ 
Seite 16) Es besteht ein kleiner Unterschied zwischen den 
Messergebnissen. Das Bild hatte ich zuletzt mal gemacht. Ich mache heute 
Nachmittag mal ein Bild von dem Aufbau und von der Platine und poste Sie 
dann hier.

Achso: Ich verwende das Oszi: HDO 6054, LeCroy (500MHz, 2.5 Gsamples/s)


Die gemessene Spannug am Gate ist ja bedingt durch die CSI (common 
Source Ind.). Bei dem eGaN FET ist CSI = 0,2nH. Bei 10V am Gate muss das 
ein di/dt von 50A/s entsprechen. Ganz so hoch ist es nicht, aber dennoch 
schon recht flott (siehe fallende Flanke und der darauf folgende peak in 
ugs). Ich muss jedoch dazu sagen, dass ich noch kein deskew durchgeführt 
habe, sodass die zeitliche Abfolge von ugs und id nicht genau passen (im 
Maximum von id müsste ugs 0 sein, da di/dt 0). Das werde ich heute noch 
tun.

Bis dahin

Christian

[Christian K. (einglasvollwasser)]

Ich verwende den LM5114!!! Ich hatte zuletzt den LM5113 genannt, sry, 
das war falsch!

Ja, das Whitepaper hatte ich schonmal gesehen. Danke

[Uwe S. (regionalligator)]

Christian K. schrieb:
> GaN Systems: GS66506T

Nur 1,5V Tresholdspannung, hatte es ehrlich gesagt schon vermutet.
Die sind, trotz wirklich schön hohem Verhältnis zwischen Gate- und 
Millerkapazität, ohne negative Vorspannung praktisch ungeeignet für 
schnelle Brücken. Du bekommst das Gate auch mit dem stärksten Treiber 
einfach nicht auf nahe null gehalten.
Such mal nach einem ähnlich guten FET, der aber nicht vor 3-4V am Gate 
öffnet. Und/oder erhöhe die Gatewiderstände erheblich. Nur ca. 20ns 
Risetime an den Drains müssen wirklich nicht sein, diese vergleichsweise 
schwachen FETs erzeugen bei den angestrebten Strömen sowieso viel höhere 
Durchlassverluste. Eine logische Folge der (zu) hohen Taktfrequenz, denn 
stärkere, ebenso schnelle FETs wird es kaum noch geben.

[MiWi (Gast)]

Christian K. schrieb:

>
> @blubb, MiWi: okok, er kommt.
>
> Ich hoffe ein pdf reicht und ist ok?! (da steht zwar nur pngs
> verwenden..)

pdf ist ok, eine Seite mit Top/Bottom übereinandergelegt und nur Refdes 
in einer anderen Farbe als grau wäre hilfreich....

Daher....

Hilf mir bitte: die beiden FETs (oder was auch immer das ist) sind 
elendsweit weg von der Spule? Die Puffer-Cs sind irgendwo im Gelände 
vertreut und haben keine Chance, K1:D auf einem stabilen Potential zu 
halten, wenn das was an 0Vsek_Highside dranhängt binnen ns herumgeworfen 
wird?

und X1/X2 am Shunt  bzw am Switching node sind ebenso verstreut?

Ka wunder das es feigelt. Eher ein Wunder das es überhaupt bisher ohne 
Brückendurchschuß funktioniert hat.

Switching Node, Gatewiderstände, PufferCs von UZ+, Anschluß von L1 und 
die Gatewiderstände gehören quasi auf 1cm² zusammengepfercht und von UZ- 
umflossen, ein 100p großer C von K2:S auf K1:D fehlt ebenso....




> >
> @MiWi: Ich verwende einen 50Ohm Widerstand direkt am Oszi.

iaW: Du schaltest über X2 zum R5 einen (nicht nur) Kondensator mit 
etlichen pf und schaltest dieses C dann binnen ns durch die Gegend (btw: 
welcher L (1nH?) ist für R5 definiert und rechne Dir einmal tau für 
diesen Shunt aus... Du wirst Dich wundern was sich da abspielt.

Alleine dieses BNC-Kabel unbekannter Länge läßt eine definierte 
Betrachtung nicht mehr zu, das Layout ist... nicht einmal ansatzweise 
geeignet die hf auch nur irgendwie in den Griff zu bekommen.

Und L1 mit 100uF ist für mich ein Zeichen, daß da was mit einer heißen 
Nadel gestrickt wurde.

Und über X1 hab ich noch nicht einmal angefangen nachzudenken welche 
Auswirkungen dieses Kabel auf die Messung und auf K2 haben kann.



>
> Danke schonmal vorab für eure nette Unterstützung und Fragerunde.
>
> mfg
>
> Christian


Naja, ich denke mit einem neuen Layout wird das schon....

MiWi

[Christian K. (einglasvollwasser)]

Ich habe nun mal Top und Bottom übereinander gelegt. Nur leider bekomme 
ich die Flächen nicht transparent ausgedruckt. Ich hoffe es hilft 
dennoch (siehe Anhang!).

"die beiden FETs (oder was auch immer das ist) sind
elendsweit weg von der Spule?"

ja das sind FETs (K1 und K2), Ca. 2,5cm von der Spule entfernt

Die Puffer-Cs sind irgendwo im Gelände
vertreut -> Die Puffer Cs sind direkt am Drain von K1 (auf der Top 
Seite, direkt dadrunter befindet sich der Drainanschluss von K1)

und X1/X2 am Shunt  bzw am Switching node sind ebenso verstreut?
-> wenn du damit meinst dass das GND Potential des Shunts weiter weg vom 
GND Potential von ugs (X1) und  uds (X2), ja. Ich habe den Einfluss 
jedoch getestet, Messung ohne Shunt nur uds und ugs, bzw. nur shunt. Es 
ist kaum ein Unterschied festzustellen

ein 100p großer C von K2:S auf K1:D fehlt ebenso....: Was bringt das? 
Erhöhe ich mir damit nicht nur die Schaltverluste von K1?

nH Shunt:
Ich habe leider keine Angabe wieviele nH das Ding hat. Bei der gemachten 
Aufnahme (plot von meinem ersten Beitrag), waren die Beinchen noch nicht 
optimal gekürzt. Das habe ich bereits angepasst. Dadurch ist die 
Oszialltionsfrequenz (uds) nochmals nach oben gerückt.

Das Source von K2 und der Kühlkörper (liegt auf Uz-) bilden einen 
Kondensator, richtig. Ich habe gestern mal nachgerechnet und es sollten 
ca. 12pF sein.
Aber hier tritt ja lediglich minimaler Spannungsabfall über den Shunt 
auf (Rshunt=0,015 Ohm)
Ich habe noch einen AlN Kühlkörper in Petto. Wenn ich den verwende, dann 
sollte ich theoretisch die Kapazität (AlN isoliert ja prima) beseitigt 
haben. Das ist einen Versuch wert.

Der Switching Node hingegen ist meiner Meinung nach nicht das Problem. 
Dort erhalte ich: also Swtching Node zu Uz- = 2,7pF
Alles über C=epsilon*A/d berechnet

BNC Kabellänge = der Kabellänge meiner Tastköpfe (um die 
Laufzeitunterschiede der Signale anzupassen) l = 1,4m

Und L1 mit 100uF ist für mich ein Zeichen, daß da was mit einer heißen
Nadel gestrickt wurde -> Was meinst du damit? Wo ist das Problem?

Das wurde so festgelegt: +-5A Ripple, da kann ich nix für ;-)

Danke erstmal!

[MiWi (Gast)]

Christian K. schrieb:
> Ich habe nun mal Top und Bottom übereinander gelegt. Nur leider bekomme
> ich die Flächen nicht transparent ausgedruckt. Ich hoffe es hilft
> dennoch (siehe Anhang!).

Ja, jetzt ist es besser, Danke

>
> "die beiden FETs (oder was auch immer das ist) sind
> elendsweit weg von der Spule?"
>
> ja das sind FETs (K1 und K2), Ca. 2,5cm von der Spule entfernt

Ich finde das ist zuweit weg. Und wenn ich mir Bot.pdf anschaue.. naja.

>
> Die Puffer-Cs sind irgendwo im Gelände
> vertreut -> Die Puffer Cs sind direkt am Drain von K1 (auf der Top
> Seite, direkt dadrunter befindet sich der Drainanschluss von K1)

Ich sehe einen Schlitz zwischen den Kondensatoren C4/C6/C7/C8/C9/C10 an 
UZ- und der Viagallerie, die sich quasi nördlich davon befindet. Wenn 
das der Bereich ist, der von R5 gebrückt wird dann sind es auch in Summe 
2-3cm, die der Kreis um die Kerkos lang ist.... das müssen(!) ein paar 
mm sein, nicht cm.

leg wenigstens links neben K1 (Ansicht bot.pdf) einen 100p hin....

> und X1/X2 am Shunt  bzw am Switching node sind ebenso verstreut?
> -> wenn du damit meinst dass das GND Potential des Shunts weiter weg vom
> GND Potential von ugs (X1) und  uds (X2), ja. Ich habe den Einfluss
> jedoch getestet, Messung ohne Shunt nur uds und ugs, bzw. nur shunt. Es
> ist kaum ein Unterschied festzustellen

Die Signale am Anfang des Threads sprechen eine andere Sprache, aber 
wenn Du meinst....

>
> ein 100p großer C von K2:S auf K1:D fehlt ebenso....: Was bringt das?
> Erhöhe ich mir damit nicht nur die Schaltverluste von K1?


Vielleicht. Aber die hf hat endlich einen kurzen Weg von da noch dort 
und hilft damit allen anderen die Ruhe zu bewahren.


> nH Shunt:
> Ich habe leider keine Angabe wieviele nH das Ding hat.

Solltest Du aber.

> Bei der gemachten
> Aufnahme (plot von meinem ersten Beitrag), waren die Beinchen noch nicht
> optimal gekürzt. Das habe ich bereits angepasst. Dadurch ist die
> Oszialltionsfrequenz (uds) nochmals nach oben gerückt.

Beinchen? Oha... OHA! SMD! 4x20m Ohm parallel. Oder wenn das nicht 
ausreicht 9 x 47mOhm. Gibts in 2512 mit bis zu 2W.

Wie gesagt, rechne Dir einmal Tau mit L/R aus. wenn die Annahme 1nH 
stimmt (was ich durch die Aussage "Beinchen" bezweifle, es werden mehr 
nH sein) sind da 200ns, die da... mistig sein könnten. Bei Schaltzeiten 
im ein paar 10ns Breich ist das eine mittlere Ewigkeit..



> Das Source von K2 und der Kühlkörper (liegt auf Uz-) bilden einen
> Kondensator, richtig. Ich habe gestern mal nachgerechnet und es sollten
> ca. 12pF sein.
> Aber hier tritt ja lediglich minimaler Spannungsabfall über den Shunt
> auf (Rshunt=0,015 Ohm)

Weißt, ich mach das schon ein bischen zu lange um solchen Dingen nur mit 
"Nachrechnen" auf den Grund zu gehen. Du hast hier vermeintliche Signale 
mit 140MHz+... das sind Artefakte, die aus fehlerhaften Messungen an 
einem für diese Zwecke nicht idealen Layot entstehen. Und daher 
funktioniert irgendwas nicht so wie Du willst.

> Ich habe noch einen AlN Kühlkörper in Petto. Wenn ich den verwende, dann
> sollte ich theoretisch die Kapazität (AlN isoliert ja prima) beseitigt
> haben. Das ist einen Versuch wert.

Äh... Kapazitäten beseitigen sich? Interessanter Ansatz.

>
> Der Switching Node hingegen ist meiner Meinung nach nicht das Problem.
> Dort erhalte ich: also Swtching Node zu Uz- = 2,7pF
> Alles über C=epsilon*A/d berechnet

Dieser Switchingnode fährt mit etlichen V/ns nach UZ+ und UZ- und saut 
Dir Systembedingt quer durchs Gelände. Wenn Du dann noch 1,4m Koax ohne 
einfach so anschließt hast Du einen Wellensalat, der sich gewaschen hat.

Und der arme FET versucht verzweifelt sich darin zurechzufinden.

Irgendeine Leitung geht auf Bot ein paar mm direkt neben dem Switching 
node vorbei. Denkst Du daß die bei den Flanken unbeeidruckt bleibt? Und 
was macht die mit den pf, die da koppeln?

>
> BNC Kabellänge = der Kabellänge meiner Tastköpfe (um die
> Laufzeitunterschiede der Signale anzupassen) l = 1,4m

Ich denke, Du solltest Dich wirklich erst einmal mit Tastköpfen und der 
entsprechenden Literatur auseinandersetzen.

Normalerweise setzt man einen Serienwiderstand an die Spitze des Seele 
vom BNC-Kabel und lötet den Schirm an GND oder das, was davon übrig 
geblieben ist. Das was Du gemacht hast ist ist Murks. So macht man das:

http://emcesd.com/1ghzprob.htm

oder so:

http://jahonen.kapsi.fi/Electronics/DIY%201k%20probe/

und in

http://www.linear.com/docs/4138

Seite 69ff (Fig. 1-10) findet sich noch ein Beispiel


iaW: mach die Leiterbahnen unmittelbar an der Signalquelle auf (nicht an 
den Steckern sonder dort, wo das Signal "abgenommen" wird), löte einen 
250Ohm SMD-Widerstand ein und Du wirst staunen was auf einmal mit dem 
improvisierten 1:5 Tastkopf am Shunt sichtbar wird.


Aber bei 400V wird das auch nicht mehr möglich sein - Da kommen dann 
gute Differenztastköpfe ins Spiel, ohne die geht dann sowieso gar nix.


>
> Und L1 mit 100uF ist für mich ein Zeichen, daß da was mit einer heißen
> Nadel gestrickt wurde -> Was meinst du damit? Wo ist das Problem?

Spulen werden meines Wissens mit Henry gekennzeichnet. Und nicht mit 
Farad. Eine Spule mit 100uF zu spezifizieren ist also ein Fehler, der 
einem normalerweise nur in großer Hektik und damit Umaufmerksamkeit 
passiert und nicht im Normalbetrieb. Und das was da rauskommt ist dann 
mM nach "mit der heißen Nadel gestrickt".



> Das wurde so festgelegt: +-5A Ripple, da kann ich nix für ;-)

Paßt schon.

>
> Danke erstmal!

Gerne, ich hab bei meinen ersten kW-Versorgungen auch geschwitzt...

MiWi

[Al3ko -. (al3ko)]

Hi Christian,
versuch mal, einen Kondensator zwischen Ground_Eingang und 
Ground_Ausgang deines galv. getrennten DC/DC Wandlers zu setzen 
(zusätzlich zur Gleichtaktdrossel - auch wenn ich bezweifle, dass die 
etwas bringt). Mit dem Kondensator bewirkst du, dass beide GNDs 
hochfrequenzmäßig auf demselben Potential liegen und schließt somit HF 
Ströme kurz, die sonst durch deinen dig. Isolator bzw. galv. getrennten 
DC/DC Wandler fließen können.

Auf Seite 3 im folgenden Link wäre das C3:
https://www.recom-power.com/pdf/Econoline/RxxP2xx.pdf

Wenn du Möglichkeiten und finanziellen Mittel für ein weiteres Layout 
hast, würde ich auf 4 Lagen umsteigen, um Treiber- und Leistungspfade 
gezielt voneinander trennen zu können. Das verkleinert die 
leiterplattenbedingte Common-Source-Induktivität und gibt dir ein 
saubereres Signal am Gate.

Ich schalte dieselben GaN Schalter und messe verhältnismäßig saubere 
Spannungen/Ströme bei einem vierlagigen Layout. 400V und 15A (100mOhm 
Shuntwiderstand).

Ich kann mir auch gut vorstellen, dass ein Großteil der Schwingungen 
durch falsche Messungen entstehen und in Wirklichkeit nicht in dem 
Ausmaß vorhanden sind.

Wie sehen die eingangsseitigen und ausgangsseitigen logischen Signale 
vom dig. Isolator aus? Du sagst, dass der dig. Isolator einen false turn 
on hat - ergo müsstest du einen deutlichen Glitch sehen.

Bedenke auch, dass du eine galv. Trennung zwischen Logik und 
Leistungsstufe hast. Du kannst also nicht mit dem Oszilloskop auf beiden 
Seiten gleichzeitig messen. Eine Seite müsste einen aktiven 
differentiellen Tastkopf haben (differential probe).

Viel Glück, die GaN Schalter sind schon ziemlich niedlich!

[Christian K. (einglasvollwasser)]

Guten Abend miteinander,

ich schaffe es heute nicht mehr ausführlich auf die Fragen und 
Vorschläge einzugehen. Ich melde mich morgen dazu! Danke für eure 
Unterstützung.

Christian

[Christian K. (einglasvollwasser)]

Hi,

ich bins wieder.

@miwi:
"Und wenn ich mir Bot.pdf anschaue.. naja."
Was meinst du da genau?

"Ich sehe einen Schlitz zwischen den Kondensatoren C4/C6/C7/C8/C9/C10 an
UZ- und der Viagallerie, die sich quasi nördlich davon befindet. Wenn
das der Bereich ist, der von R5 gebrückt wird dann sind es auch in Summe
2-3cm, die der Kreis um die Kerkos lang ist.... das müssen(!) ein paar
mm sein, nicht cm."

Ja das hast du Recht. Jetzt würde ich es auch anders machen. Meine Idee 
ist es bei der Platine, wenn ich sie nicht mehr zum laufen bekommen 
sollte, links neben K2 eine kleine Kupferinsel zu schaffen und dort den 
Shunt hin zusetzen. Dann mehrere Löcher in der Nähe des Shunts bohren, 
denn auf der Topseite ist ja dann der Uz- Anschluss. Damit sollte Lsigma 
sinken.

"> ein 100p großer C von K2:S auf K1:D fehlt ebenso....: Was bringt das?
> Erhöhe ich mir damit nicht nur die Schaltverluste von K1?

Vielleicht. Aber die hf hat endlich einen kurzen Weg von da noch dort
und hilft damit allen anderen die Ruhe zu bewahren."

Danke für den Tipp. Das habe ich jedoch noch nicht ausprobiert. Heute 
hatte ich jedoch ganz andere Probleme, zu die ich im Anschluss noch 
komme.

"Beinchen? Oha... OHA! SMD! 4x20m Ohm parallel. Oder wenn das nicht
ausreicht 9 x 47mOhm. Gibts in 2512 mit bis zu 2W."

Dann frage ich mich warum die Widerstände unter den 
Leistungselektronikern so gepriesen werden. Ich dachte das hängt mit der 
Bandbreite zusammen. Was können denn die SMD Widerstände, gibt es dazu 
Angaben?
Bei dem Shunt den ich verwende sind es: SDN-015
Rshunt: 0,015 Ohm Bandbreite = 1200 MHz

Ein Blick in Dierk Schröder Bauelemente der Leistungselektonik hilft. 
Dort ist folgendes zu finden: Koaxialshunts lösen das Problem der 
Eigeninduktivität. Der Spannungsabgriff des Shunts erfolgt ja nicht über 
den Beinchen, dieser erfolgt per BNC Buchse. Mit den "Beinchen" erhöhe 
ich mir meine Schleifeninduktivität, was zu einer erhöhten 
Überspannungsspitze führt,  Oszillationsfrequenz erhöht und auch 
angeblich meinen Schaltvorgang verlangsamt (an der Stelle weiß ich 
ehrlich gesagt nicht warum, das kann ich mir nicht erklären). Durch 
hinzufügen eines RC Gliedes kann widerum der Einfluss von L reduziert 
werden (also im Koax Shunt).

"Weißt, ich mach das schon ein bischen zu lange um solchen Dingen nur 
mit
"Nachrechnen" auf den Grund zu gehen. Du hast hier vermeintliche Signale
mit 140MHz+... das sind Artefakte, die aus fehlerhaften Messungen an
einem für diese Zwecke nicht idealen Layot entstehen. Und daher
funktioniert irgendwas nicht so wie Du willst."

Ich glaube dir das gut und gerne, und ich finde es super, dass es so 
erfahrene Leute wie euch gibt. Daher freue ich mich ja wenn ich hier 
etwas dazu lernen kann und mir jmd. dabei "unter die Arme greift" (wenn 
ich eine Frau wäre, dann könnte man diesen Satz auch missverstehen - bin 
ich aber nicht ;-) )

Frequenzen von 140MHz halte ich ich für Realistisch weil:
Im Ausschaltmoment des lowside Schalters treibt ja ein rasanter 
Stromanstieg durch die Schleifeninduktivität Lsigma. Nachdem der lowside 
Schalter aber vollständig sperrt, muss Lsigma seine Energie auch wieder 
abgeben. Das tut sie in Coss des lowside Schalters. Demzufolge steigt 
Uds weiter an und es schwingt plötzlich alles ganz "wunderbar".
Coss = 130pF @ uds=70V
Nach Lsigma umgestellt ergibt:
Lsigma= 1/(4*pi^2*fr^2*Coss)= 10 - 15 nH
Ich halte das für plausibel

> Ich habe noch einen AlN Kühlkörper in Petto. Wenn ich den verwende, dann
> sollte ich theoretisch die Kapazität (AlN isoliert ja prima) beseitigt
> haben. Das ist einen Versuch wert.

Äh... Kapazitäten beseitigen sich? Interessanter Ansatz.

Also momentan verwende ich einen Aluminium Stiftkühlkörper. Stattdessen 
kann ich aber auch einen AlN Kühlkörper verwenden, der mir netterweise 
als Muster zur Verfügung gestellt wurde. Und ja, durch die Verwendung 
eines AlN Kühlkörpers sollte die Kapazität praktisch nicht mehr 
vorhanden sein. Richtig? Aber ich habe gestern meine Schaltung auch ohne 
Kühlkörper getestet - kein Erfolg.

"Irgendeine Leitung geht auf Bot ein paar mm direkt neben dem Switching
node vorbei. Denkst Du daß die bei den Flanken unbeeidruckt bleibt? Und
was macht die mit den pf, die da koppeln?"

Die Leitung liegt auf dem gleichen Potenzial wie der Switching Node
Kann das trotzdem zu Problemen führen?

"iaW: mach die Leiterbahnen unmittelbar an der Signalquelle auf (nicht 
an
den Steckern sonder dort, wo das Signal "abgenommen" wird), löte einen
250Ohm SMD-Widerstand ein und Du wirst staunen was auf einmal mit dem
improvisierten 1:5 Tastkopf am Shunt sichtbar wird."

Sorry, aber das kann ich mir gerade nicht vorstellen

> Und L1 mit 100uF ist für mich ein Zeichen, daß da was mit einer heißen
> Nadel gestrickt wurde -> Was meinst du damit? Wo ist das Problem?

:-/ :-D , Pardon!

"Eine Spule mit 100uF zu spezifizieren ist also ein Fehler, der
einem normalerweise nur in großer Hektik und damit Umaufmerksamkeit
passiert und nicht im Normalbetrieb."

Ja ich war sehr Umaufmerksam :-)

Danke auch für deine interessanten Seiten bzgl. der Basteleien. Hast du 
dir denn stets deine eigenen Tastköpfe gebaut?

@Al3ko
"versuch mal, einen Kondensator zwischen Ground_Eingang und
Ground_Ausgang deines galv. getrennten DC/DC Wandlers zu setzen
(zusätzlich zur Gleichtaktdrossel - auch wenn ich bezweifle, dass die
etwas bringt)."

Habe ich getestet und das Verhalten der Schaltung hat sich nur 
verschlechtert (bereits ab 20V trat der Fehler auf!)! Im Grunde ist es 
ja das was ich zu verhindern versuche (Gleichtatkströme vom Switching 
Node(gibt es hier ein schönes passendes Pendant im Deutschen?) werden ja 
durch ein größeres C erhöht) .

Die Gleichtaktdrosseln sind angekommen. Ich muss es nur noch testen.

Mhh, wenn ich meine Abschlussarbeit verlängert bekomme, dann werde ich 
definitiv noch ein neues Layout machen wollen. Ich denke eher dass ich 
damit meine Schleifeninduktivität deutlich zusammenschrumpfen kann. Aber 
meinst du wirklich das CSI in meinem Layout so kritisch ist? Ich denke 
eher das die Entfernung der BNC Buchse zu weit weg ist und ich 
stattdessen das Signal direkt dort abgreifen sollte, wo es vorherscht. 
An der Stelle mal gefragt: Was für Probetips verwendest du denn? Gibt es 
da platzsparende gute Lösungen die du empfehlen kannst?

"Ich schalte dieselben GaN Schalter und messe verhältnismäßig saubere
Spannungen/Ströme bei einem vierlagigen Layout. 400V und 15A (100mOhm
Shuntwiderstand)."

Geiler Scheiß Junge!! Respekt! Wie kühlst du denn? Mit einer Folie 
sollte das nicht gehen, der Rth ist davon dermaßen beschissen. Ich 
verwende vorerst AlN Plättchen, gute Wärmeleitpaste und einen 
Stiftkühlkörper. Und wo treibst du dich denn rum? Betreibst du die 
Schaltung nur zum Zwecke eines Doppelpulsversuchs oder betreibst du ihn 
auch als Sync Buck / Boost?

"Wie sehen die eingangsseitigen und ausgangsseitigen logischen Signale
vom dig. Isolator aus? Du sagst, dass der dig. Isolator einen false turn
on hat - ergo müsstest du einen deutlichen Glitch sehen."

Ich habe gestern nochmals den Fehler provoziert und Bilder gemacht, 
leider habe ich den USB Stick im Oszi stecken lassen. Die Bilder folgen 
daher morgen!

"Bedenke auch, dass du eine galv. Trennung zwischen Logik und
Leistungsstufe hast. "

Logo, aber manchmal, in der Eile... :-)

Heute gibt es erstmal zwei Bilder zu meinem Testaufbau.
Ich habe mich heute mal an den Hochsetzstellerbetrieb gewagt und mir 
dort einmal das Verhalten angeguckt und dort musste ich erst einmal 
Schlucken als ich die Gate Source Spannung des HS FET angeguckt habe. 
Ugs war bei Uz =0V 6V/0V. So wie es sein soll. Beim Anlegen von Uz sank 
mit einem mal der Wert auf 5V ab und stieg dann auf 9V (mehr kann er 
nicht, da mein DCDC Wandler 9V liefert) an und brach bei weiterem 
Erhöhen auf 5V ein (kann auch 4V gewesen sein). Ich hab den LDO 
getauscht aber daran lag es nicht. Ich vermute, dass dem LDO Puffer Cs 
am Eingang fehlen, da mein DCDC Wandler ein paar cm entfernt sitzt. 
Anders kann ich es mir gerade nicht erklären. Ich guck es mir morgen an. 
Als LDO verwende ich den LT1761 (BYP Variante). Mir ist bewusst, dass 
ich bei großem BYP Kondensator auch einen großen Ausgangskondensator 
verwenden muss (Stabilitätsbedingt). Ein vergrößern von Cout hat aber 
nichts gebracht. Habt ihr damit Erfahrungen gemacht?

Einen schönen Abend allerseits!

Ciao

Christian

[Alexander (Gast)]

Christian K. schrieb:
> "Beinchen? Oha... OHA! SMD! 4x20m Ohm parallel. Oder wenn das nicht
> ausreicht 9 x 47mOhm. Gibts in 2512 mit bis zu 2W."
>
> Dann frage ich mich warum die Widerstände unter den
> Leistungselektronikern so gepriesen werden. Ich dachte das hängt mit der
> Bandbreite zusammen. Was können denn die SMD Widerstände, gibt es dazu
> Angaben?
Kommt drauf an, wie man sie einsetzt und wie man misst. In folgendem 
Link wird mit ner geschickten Anordnung von SMD Widerständen ne 
Bandbreite von über 500MHz erreicht.
http://orbit.dtu.dk/files/128984912/Ultrafast_Switching_Superjunction_MOSFETs_for_Single_Phase_PFC_Applications.pdf


> Bei dem Shunt den ich verwende sind es: SDN-015
> Rshunt: 0,015 Ohm Bandbreite = 1200 MHz
Den haben wir auch bei uns. Ich kann damit allerdings nicht vernünftig 
messen und bevorzuge die Variante mit SMD Widerständen: Ist außerdem 
auch günstiger.
> Ein Blick in Dierk Schröder Bauelemente der Leistungselektonik hilft.
> Dort ist folgendes zu finden: Koaxialshunts lösen das Problem der
> Eigeninduktivität. Der Spannungsabgriff des Shunts erfolgt ja nicht über
> den Beinchen, dieser erfolgt per BNC Buchse. Mit den "Beinchen" erhöhe
> ich mir meine Schleifeninduktivität, was zu einer erhöhten
> Überspannungsspitze führt,  Oszillationsfrequenz erhöht und auch
> angeblich meinen Schaltvorgang verlangsamt (an der Stelle weiß ich
> ehrlich gesagt nicht warum, das kann ich mir nicht erklären). Durch
> hinzufügen eines RC Gliedes kann widerum der Einfluss von L reduziert
> werden (also im Koax Shunt).
Die Beinchen vom Koax Shunt erhöhen die Induktivität im Leistungspfad 
(bzw. Kommutierungspfad). Man kann sich also vorstellen, dass am Source 
Beinchen des FETs eine Induktivität vorhanden ist. Ich kann auf deinem 
Schaltplan nicht erkennen, was das Bezugspotential deines Low Side 
Treibers ist (UZ- oder 0V_SEK_LOWSIDE)?
Bei einem schnellen di/dt zwischen Drain und Source am FET hast du quasi 
mit L*di/dt ein pulsierendes Signal am Source Beinchen des FETs.

> Habe ich getestet und das Verhalten der Schaltung hat sich nur
> verschlechtert (bereits ab 20V trat der Fehler auf!)! Im Grunde ist es
> ja das was ich zu verhindern versuche (Gleichtatkströme vom Switching
> Node(gibt es hier ein schönes passendes Pendant im Deutschen?) werden ja
> durch ein größeres C erhöht) .
Moment mal. Wie viele Bezugspotentiale / GNDs hast du auf deinem Board? 
Jetzt bin ich verwirrt.
GND -> Alles, was deine Kleinspannungspegel VOR den dig. Isolatoren 
betrifft (PWM Generator etc.)
GND1 -> Bezugspotential vom low side FET (0V_SEK_LOWSIDE?) hinter dem 
low side dig. Isolator
GND2 -> Bezugspotential vom high side FET (0V_SEK_HIGHSIDE?) hinter dem 
high side dig. Isolator.
Richtig?
Und wo hast du nun den von mir vorgeschlagenen Kondensator eingesetzt?

Meine Sicht der Dinge ist:
Wenn GND dein "stabiles" Bezugspotential ist und GND1 im Leistungspfad 
schwingt (du wirst niemals ein ideales Layout haben), dann können über 
ungewollte parasitäre Kapazitäten zwischen den beiden GNDs Ableitströme 
fließen. Entsprechend kann es von Vorteil sein, mit einem Kondensator 
beide GNDs HF zu koppeln, so dass die sich ihren Weg nicht woanders 
suchen werden.
Bedenke auch, dass sich mein Vorschlag mit dem Kondensator lediglich auf 
GND und GND1 bezogen hat. Zwischen GND2 und GND darf kein Kondensator 
hin.



> meinst du wirklich das CSI in meinem Layout so kritisch ist? Ich denke
> eher das die Entfernung der BNC Buchse zu weit weg ist und ich
> stattdessen das Signal direkt dort abgreifen sollte, wo es vorherscht.
Kannst du immer noch machen, auch ohne BNC Buchse. Mach dir deine zwei 
pigtails , einmal für GND (so wie auf deinem Aufbau bereits zu sehen) 
und einmal für die Spite des Tastkopfes. Versuche diese Messschleife so 
klein wie möglich zu halten.
Damit solltest du bereits bessere Erfolge erzielen können, wenn die 
Entfernung zu deiner BNC Buchse wirklich ein Problem darstellt 
(Bezweifle ich aber, denn bei mir waren die BNC Buchsen ebenfalls 2-3cm 
vom eigentlichen Messpunkt entfernt).
> An der Stelle mal gefragt: Was für Probetips verwendest du denn? Gibt es
> da platzsparende gute Lösungen die du empfehlen kannst?
Ganz normale BNC Buchsen, so wie du sie im Aufbau verwendest.
Es gibt auch mini BNC Buchsen, weiß aber nicht, wie die heißen. Kann ich 
mal nachfragen, wie man die nennt. Bedenke aber, dass die einen 50Ohm 
Abschlusswiderstand am Oszi benötigen.
Bedenke auch, dass du mit deinem Koax Shunt einen 50 Ohm 
Abschlusswiderstand benötigst, richtig?

> "Wie sehen die eingangsseitigen und ausgangsseitigen logischen Signale
> vom dig. Isolator aus? Du sagst, dass der dig. Isolator einen false turn
> on hat - ergo müsstest du einen deutlichen Glitch sehen."
>
> Ich habe gestern nochmals den Fehler provoziert und Bilder gemacht,
> leider habe ich den USB Stick im Oszi stecken lassen. Die Bilder folgen
> daher morgen!

>
> Heute gibt es erstmal zwei Bilder zu meinem Testaufbau.
> Ich habe mich heute mal an den Hochsetzstellerbetrieb gewagt und mir
> dort einmal das Verhalten angeguckt und dort musste ich erst einmal
> Schlucken als ich die Gate Source Spannung des HS FET angeguckt habe.
> Ugs war bei Uz =0V 6V/0V. So wie es sein soll. Beim Anlegen von Uz sank
> mit einem mal der Wert auf 5V ab und stieg dann auf 9V (mehr kann er
> nicht, da mein DCDC Wandler 9V liefert) an und brach bei weiterem
Wie misst du die high side Spannungen? Alle zum selben Bezugspotential 
und dann mittels Math am Oszilloscope die Differenz?
Versuch mal Zener Dioden ans Gate zu packen, sofern die Spannungen 
wirklich da sind.
> verwenden muss (Stabilitätsbedingt). Ein vergrößern von Cout hat aber
> nichts gebracht. Habt ihr damit Erfahrungen gemacht?
Der LDO stellt lediglich die Spannungsversorgung des Treibers zur 
Verfügung. Wichtig ist, dass der Treiber gute und große 
Abblockkondensatoren hat, die nahe am FET plaziert sind. Die liefern im 
Schaltmoment den nötigen Strom.

Jetzt, wo ich noch mal drüber nachdenke:
Dein Scope ist nicht galv. getrennt, richtig? Entsprechend packst du das 
Bezugspotential vom Scope and GND1. Hast du in irgendeiner Weise 
irgendwas VOR deinen dig. Isolatoren ebenfalls ans Bezugspotential vom 
Scope gepackt?
Galv. Trennungen sollte man gerne getrennt halten und nicht übers 
Oszilloscope miteinander koppeln.

[Microwave89 (Gast)]

Uwe S. schrieb:
> Was für FETs nutzt du? 400V/12,5A bei 100KHz sind sportlich.

Welcher Teil?
Folgendes sind offenbar 220 VAC und 10 A gleichgerichtet, bei 500 kHz.
https://youtu.be/Ed40tVTpQ94
Und da gibts viele mit > 100 kHz...

Freundliche Grüsse
Microwave89

[Uwe S. (regionalligator)]

Microwave89 schrieb:
> offenbar 220 VAC und 10 A gleichgerichtet, bei 500 kHz

Das ist ja auch was völlig Anderes. Das ist nicht mehr der vergleich 
Äpfel und Birnen, das ist der Vergleich Äpfel und Pilze.

Schau doch mal, welch vergleichsweise hochwertige FETs der TO schon 
nehmen musste, um das Ziel (immer noch nicht)zu erreichen. Würde er so 
üble Basteleien wie im Video durchführen, könnte er bei seinem Vorhaben 
auf der Stelle einpacken.

[MiWi (Gast)]

Christian K. schrieb:

> Danke auch für deine interessanten Seiten bzgl. der Basteleien. Hast du
> dir denn stets deine eigenen Tastköpfe gebaut?


Oh - das keine Basteleinen sondern LowCost-Ansätze, für die man sonst 
etliches an die Hersteller zahlt.

Gerade in dem Bereich bau ich mir meine TKs selber, Du kannst ja meine 
Spur durch die diversen Diff-TK-Threads hier suchen. Es ist kein 
allzugroßes Problem einen guten 300MHz Diff-Tk um 60-90€ zu bauen, der 
günstigste von Hameg kommt auf 900€ bei 200MHz...

Abgesehen davon ist es Budgetschonender schnell einen OP im Tastkopf zu 
tauschen (der naheliegenderweise eh in der Schublade liegt) als den TK 
zum Service schicken zu müssen.

Und damit auch ein Hinweis: ich mach inzwischen in solchen Systemen 
keine Messungen mehr ohne Diff-TKs. Die (Selbstbau-)Dinger halten einem 
den ganzen Mist, der über GND-Leitungen eingekoppelt wird vom Oszi fern.

btw: einer der nächsten Versuche wird ein OPA659-Frontend mit einem 
THS3217 danach, mal sehen...

Aber langer Rede kurzer Sinn:

Denk Dir beim Layout einfach, daß jede(!) Leitung, die schnelle Signale 
trägt einen Partner braucht, der die Ruhe bewahrt. Das ist normalerweise 
GND. Also muß GND groß sein, damit jedes noch so kleine Ausreißen 
unterbunden wird.

eine große GND-Fläche hat auch den Vorteil, daß alle auf GND bezogenen 
Signale (Shunt) mit den Störungen, die GND gegenüber dem Rest der Welt 
entstehen (hf) - bezogen auf GND einen konstanten Pegel haben. Sie 
wackeln quasi mit ihrer Referenzfläche mit.


Und jede Leitung, die keine schnellen Signale trägt wird - vor allem in 
der Nähe von schnellen Signalen kapazitiv - aus der Ruhe gebracht. Also 
auch gegen GND abkoppeln. 10p an jedem Ende helfen....

Zu dem kurzen parallelen Stück: Ja, es ist am selben DC-Potential. Aber 
was die hf betrifft: da wird kreuz und quergekoppelt und damit ist`s mit 
dem gleichen Pegel vorbei....


Den Rest Deiner Beiträge muß ich erst durchlesen.

btw: nettes Teil wenn es dann einmal läuft...

MiWi

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

die Beantwortung einiger Fragen hat noch gefehlt:

"Wie sehen die eingangsseitigen und ausgangsseitigen logischen Signale
vom dig. Isolator aus? Du sagst, dass der dig. Isolator einen false turn
on hat - ergo müsstest du einen deutlichen Glitch sehen."

Ich habe den Fehler gestern wieder herbeigeführt und die Aufnahmen im 
Anhang getätigt. Du siehst zum einen den Eingang von HS und LS dig. 
Isolator. Dort rasselt es ordentlich. Das nächste Bild zeigt den 
Treibereingang, ebenfalls eine Menge Gerassel. Spannungsversorgung des 
dig. Isolators. Und dann noch zur Krönung id, uds und ugs.

Ich erwähnte ja bereits, dass ich gestern meine Schaltung im HSS Betrieb 
das erste Mal getestet habe und feststellte, dass meine LDOs an der High 
Side nicht sauber regeln. Mit ansteigender Zwischenkreisspannung brach 
zunächst die Spannung der LDOs leicht ein, sie stieg dann auf knapp 9V 
(werden mit 9V DCDC Wandler versorgt) und brach dann wieder ein. Meine 
Vermutung war, dass fehlende Eingangskondensatoren die Ursache sind.
Heute eingelötet und zumindest für den 5V Regler hat es geholfen - der 
arbeitet stabil (in dem Bereich den ich testen konnte). Der 6V Regler 
bricht zwar nicht mehr mit steigender Zwischenkreisspannung ein, steigt 
jedoch nach wie vor, zwar jetzt bei höheren Zwischenkreisspannungen, auf 
9V an.
Ich habe gelesen das sowohl ein zu niedriger ESR und eine zu niderige 
Kapazität von Cout des LDO (LT1761 BYP Variante) zu Instabilitäten 
führen kann. Durch herauslöten von den vielen parallelen Cs und 
einsetzen eines Cs (10uF) gab es jedoch keine Besserung. Ich bin jetzt 
etwas ratlos. Ich fragte mich dann, wie es denn nun im TSS Betrieb 
aussieht. Umgestöpselt und getestet. Siehe da: Der Fehler tritt auch 
hier auf (an den LS 6V LDO). Hier war es sogar noch gravierender. Die 
Spannung des LDO LS unterschritt die Schwelle der UVLO des Treibers, 
woraufhin dieser ausschaltete und damit nur die Body Diode aktiv war. 
Bei saftigen 10A ausgangsseitig war dem FET das zu viel. Ihr könnt euch 
vorstellen wie meine Laune ist, so das Wochenende beginnen zu dürfen. 
Vermutlich hängt das Auftreten dieses Fehlers auch damit zusammen, dass 
ich jetzt auch mal die Last varriert habe und der Wandler etwas wärmer 
wird. Haben LDOs damit ein Problem? Stört dem LDO die flinken Ströme 
hervorgerufen durch den Treiber des FET?

An der Stelle mal gefragt: Alexander, wie versorgst du denn deine FETs? 
Verwendest du einen 9V DCDC Wandler und erzeugst dir damit +6V und -3V?

Du hattest mich noch folgendes gefragt:
"Jetzt, wo ich noch mal drüber nachdenke:
Dein Scope ist nicht galv. getrennt, richtig? Entsprechend packst du das
Bezugspotential vom Scope and GND1. Hast du in irgendeiner Weise
irgendwas VOR deinen dig. Isolatoren ebenfalls ans Bezugspotential vom
Scope gepackt?
Galv. Trennungen sollte man gerne getrennt halten und nicht übers
Oszilloscope miteinander koppeln."

Mein Oszi versorge ich über einen Trenntrafo. Aber heute früh ist mir 
etwas aufgefallen. Ich versorge meinen uC via USB, gespeist vom Oszi. 
Das kann ganz und gar nicht gut sein. Nach Durchmessen des USB Kabels 
und dem GND Anschluss des Oszis, war klar, dass das nicht gut sein 
konnte.

Mein Handy Netzteil, dient nun als Quelle des uC. Vielleicht war das 
auch der Auslöser meines Problems. Ich weiß es nicht, da momentan der 
andere Fehler (die LDOs die machen was sie wollen) untersucht wird.
Zur Veranschaulichung wie was verkabelt ist, poste ich nachher nochmal 
meine Übersicht meines Aufbaus, da sieht man wo welche Geräte gesteckt 
sind. Ich äußere mich dazu dann nochmal im nächsten Beitrag.

"Wie misst du die high side Spannungen? Alle zum selben Bezugspotential
und dann mittels Math am Oszilloscope die Differenz?
Versuch mal Zener Dioden ans Gate zu packen, sofern die Spannungen
wirklich da sind."

Da ich galvanisch getrennt (Oszi, 12V Netzteil, 300V Netzteil) bin habe 
ich mich mit Masse auf das Source Potential des HS eGaN FET gehängt und 
von dort alles (im HSS Betrieb) gemessen.

Die Zener Dioden sollte ich wirklich mal ranschalten... Verwendest du 
sie in Antiserieller Schaltung?

"Kommt drauf an, wie man sie einsetzt und wie man misst. In folgendem
Link wird mit ner geschickten Anordnung von SMD Widerständen ne
Bandbreite von über 500MHz erreicht.
http://orbit.dtu.dk/files/128984912/Ultrafast_Swit...";

-> Guck ich mir mal an. Danke für den Tipp. Vlt. kann ich meinem 
Betreuer mal verklickern, dass es auch günstigere Varianten gibt. Die 
Koaxshunts kosten 350 Takken!

"Den haben wir auch bei uns. Ich kann damit allerdings nicht vernünftig
messen und bevorzuge die Variante mit SMD Widerständen: Ist außerdem
auch günstiger."

Soll das heißen, dass dein Strom dann aussieht wie meiner ;-) ?
Ich fragte noch ob du die Schaltung auch im Sync Betrieb verwendest und 
mit welcher Kühlung du arbeitest. Das wäre noch sehr interessant für 
mich.

"Ich kann auf deinem
Schaltplan nicht erkennen, was das Bezugspotential deines Low Side
Treibers ist (UZ- oder 0V_SEK_LOWSIDE)?"
Mein Bezugspotential ist 0_SEK_Lowside, der Abgriff erfolgt direkt am 
Source für Ugs und Uds. Der Shunt liegt leider ein bissl weiter weg.

"GND -> Alles, was deine Kleinspannungspegel VOR den dig. Isolatoren
betrifft (PWM Generator etc.)
GND1 -> Bezugspotential vom low side FET (0V_SEK_LOWSIDE?) hinter dem
low side dig. Isolator
GND2 -> Bezugspotential vom high side FET (0V_SEK_HIGHSIDE?) hinter dem
high side dig. Isolator.
Richtig?" -> Richtig!

"Und wo hast du nun den von mir vorgeschlagenen Kondensator eingesetzt?"
Ich habe ihn zwischen GND - GND1 und GND - GND 2 eingesetzt

"Bedenke auch, dass sich mein Vorschlag mit dem Kondensator lediglich 
auf
GND und GND1 bezogen hat. Zwischen GND2 und GND darf kein Kondensator
hin."

Ok, dann habe ich es falsch gemacht!

"Ganz normale BNC Buchsen, so wie du sie im Aufbau verwendest.
Es gibt auch mini BNC Buchsen, weiß aber nicht, wie die heißen. Kann ich
mal nachfragen, wie man die nennt. Bedenke aber, dass die einen 50Ohm
Abschlusswiderstand am Oszi benötigen."

1:10 Tastkopf und dann 50 Ohm Abschlusswiderstand, wie soll dass denn 
gehen?

"Bedenke auch, dass du mit deinem Koax Shunt einen 50 Ohm
Abschlusswiderstand benötigst, richtig?"

Ja ich verwende einen 50 Ohm Abschlusswiderstand beim Shunt, darüber 
hatte ich bereits mit MiWi gesprochen.

@ MiWi:
"Gerade in dem Bereich bau ich mir meine TKs selber, Du kannst ja meine
Spur durch die diversen Diff-TK-Threads hier suchen. Es ist kein
allzugroßes Problem einen guten 300MHz Diff-Tk um 60-90€ zu bauen, der
günstigste von Hameg kommt auf 900€ bei 200MHz..."

Ich möchte die Diff Tastköpfe von uns ungern verwenden, da die nur eine 
Bandbreite von 100 MHz haben. (P5200 Tektronix) Ja, die Dinger sind 
schon happig, wenn man sie kauft. Danke für den Hinweis bzgl. der selbst 
entworfenen Diff Tastköpfe. Hut ab.

"Denk Dir beim Layout einfach, daß jede(!) Leitung, die schnelle Signale
trägt einen Partner braucht, der die Ruhe bewahrt. Das ist normalerweise
GND. Also muß GND groß sein, damit jedes noch so kleine Ausreißen
unterbunden wird."

Aber welches GND meinst du da? Wie Alexander schon richtig entdröselt 
hat, habe ich 3 verschiedene Bezugspotenziale. Macht es dann Sinn jede 
der drei GND Flächen groß aufzuspannen? Beim GND des HS Treibers, habe 
ich mir beim Entwurf eben aufgrund der Tatsache, dass es sich dabei um 
den Swichtching Node handelt, gedacht, dass dieses GND nicht sonderlich 
groß sein darf. Oder muss ich nur verhindern, dass sich die GNDs nicht 
überlagern (Kapazität Switching Node - GND sollte ja möglichst klein 
sein)? Also GND vor dem dig. Isolator und das GND2 (HS)?

"Den Rest Deiner Beiträge muß ich erst durchlesen."
ok, i.O.
"btw: nettes Teil wenn es dann einmal läuft..."
Danke - wenn es denn läuft :-/

Einen schönen Abend / Wochenende - Vlt. bis nachher! Ansonsten hört ihr 
morgen von mir.

Ciao Zusammen!


Christian

[Christian K. (einglasvollwasser)]

Jetzt könnt ihr euch im Detail mal einen Überbick zu meinem Testaufbau 
machen... Wie gesagt, der Anschluss des uC an dem Oszi war keine gute 
Idee und habe ich heute beseitigt. Vlt. war das auch die Ursache meiner 
Probleme...

[MiWi (Gast)]

Christian K. schrieb:

JessasMarantJosef...

Christan... Du mußt - und darfst - noch ziemlich viel lernen.

Oszi am Trenntrafo - ohne Erfahrung, ohne vorherigen Plan wie die 
Potentiale aussehen und dann noch ohne Differenztastkopf ist... sowohl 
für die Elektronik als auch für Dich russisches Roulette. Und für die hf 
gelinde gesagt der beste Platz um grandiosen Unfug zu machen.

Punkt.


Mach also als erstes einmal einen Plan wie die Potentiale in Deinem 
System verteilt sind.

(Nachtrag: ist nun da und es ist schlimm....)


So. Und nun zu

> Aber welches GND meinst du da?

GND ist der Bezugspegel. Also alles, was Du mit einem Voltmeter (DC) - 
bezogen auf dieses GND messen kannst bezieht sich auf dieses GND. Und 
ist dementsprechend zu behandeln.

Und alles was auf GND1 bezogen ist ist dann hf-mäßig auf GND1 zu 
referenzieren.



Wenn - aus welchen Gründen auch immer - sich ein Signal auf Vcc(x) 
abstützen muß (4Layerboard) dann ist das auch ok solange es von Vcc 
genügend kapazitive Kopplung nach GND gibt (Also Kerkos, die in 
Reichweite der hf sind)

Und dann kommt die Trickserei mit dem, daß die beiden GNDs auch 
miteinander gekoppelt gehören damit die hf einen möglichst kurzen Weg 
hat. Bei den von Dir genannten Spannungen wird es vermutlich nur 
bedrahtet gehen, ein 2n2 X2 Kerko parallel zu den Optokopplern kann ev. 
helfen.


Und der Switching Node ist nicht GND, kann kein GND sein und damit schon 
überhaupt kein Referenzpotential für irgendwas.


Zu Deinem Aufbau-Plan "Überblock Teststand":

zumindest Oszi1/CH3 muß(!) ein DifferenzTK sein, Oszi1/Ch1 sollte auch 
einer sein (oder ein 1:20 so wie in den von mir letztens via URL 
genannten 50Ohm-Tastköpfen).

Derzeit schließt Du quasi den Rsh mit den GND von Oszi1/Ch3 und CH2 
ziemlch grauslich kurz. Kein Wunder das da keine sinnvollen Signale 
sichtbar sind.

Oszi1/Ch2 kann normal auf den Ausgangs-GND bezogen sein, der muß nicht 
an Source von T2 sein.

Und wie gesagt, das Signal am Gate von T2 ist nur dann sinnvol erfaßbar 
wenn da ein Differenz-TK sitzt. Der hier im Forum vor einem Jahr 
durchdeklinierte 600MHz-TK sollte es leicht tun - auch ohne automatische 
Offsetkorrektur oder Verstärkungsumschaltung.


Ah ja - noch was: mach die Osziaufzeichnungen mit der max. 
Speichertiefe, die das HDO6054 hat. 25k sind ein bischen wenig und es 
treten da ggfs schon Messfehler auf (LeCroy ist da ein bischen... eigen)

PS - schau daß Dir das USB.NEtzteil nicht davonrennt, wenn das wie 
befürchtet ein Chinaböller ist dann wäre ich sehr vorsichtig ob es den 
eingekoppelten Krempel aushält.

Und weil ich die ganze Zeit nur über das Layout und die Messtechnik 
schreibe: Wenn die Schaltung stimmt dann liegt darin die Lösung Deines 
Problems.


PPS: nur weil ich hier so klug daherschreibe... ich hab vor 3 Monaten 
auch en passant einen Schaltregler geroutet, dazu noch Prozessor, einige 
Motortreiber, Sensoren, LEDs... der ganze Zirkus eines 08/15 
uC-Boards....

Viel Streß, Termindruck usw usf, Kunde ändert alle 3 Tage was am Konzept 
und wir müssen die Schaltung nachziehen, Mechaniker wissen auch noch 
nicht wie und wo... also immer wieder umplatzieren, also überhaupt keine 
Ruhe um über die Dinge ordentlich und besonnen nachzudenken.

Und was war? Wenig Platz, einen zu langen Moment lang nicht ordentlich 
nachgedacht, ein paar Kerkos nicht dort wo sie sein sollten und eine 
depperte Massefläche vergessen und das Ding strahlte in der Kammer bei 
Lastwechsel wie weiland einer der alten Woodpecker, allerdings erst ab 
150MHz... :-(

MiWi

[Alexander (Gast)]

Christian K. schrieb:

> Ihr könnt euch
> vorstellen wie meine Laune ist, so das Wochenende beginnen zu dürfen.
Freitags macht man diese Art von Versuchen nicht.
> Vermutlich hängt das Auftreten dieses Fehlers auch damit zusammen, dass
> ich jetzt auch mal die Last varriert habe und der Wandler etwas wärmer
> wird.
Normalerweise würde ich die Last erst aufdrehen, wenn der gewünschte 
Betrieb der Schaltung unter nominalen Spannungen gewährleistet ist. Dann 
kann man mit höheren Strömem spielen.
> An der Stelle mal gefragt: Alexander, wie versorgst du denn deine FETs?
> Verwendest du einen 9V DCDC Wandler und erzeugst dir damit +6V und -3V?
Mit +9V und nem 6V LDO. Genaue Typen müsste ich heraussuchen, kann die 
Bezeichnung nicht ausm Kopf.

> Mein Oszi versorge ich über einen Trenntrafo.
Autsch...
> Aber heute früh ist mir
> etwas aufgefallen. Ich versorge meinen uC via USB, gespeist vom Oszi.
Autsch...
Nimm ein Labornetzteil und versorge damit den uC. Und wenn du auf Nummer 
sicher gehen willst, nimm n Akku oder so und pack nen 5V LDO ran.
> Mein Handy Netzteil, dient nun als Quelle des uC.
Nimm ein vernünftiges Labornetzteil.

> Da ich galvanisch getrennt (Oszi, 12V Netzteil, 300V Netzteil) bin habe
> ich mich mit Masse auf das Source Potential des HS eGaN FET gehängt und
> von dort alles (im HSS Betrieb) gemessen.
Autsch...
Da du drei Referenzpotentiale hast, die alle von Erde getrennt sind, 
kannst du m.E. das Oszi and GND1 (Das Bezugspotential vom low side FET) 
packen. Du kannst anschließend Drain-Source (GND1) vom low side FET 
messen, und gleichzeitig Gate-GND1 vom high side FET. Über die Math 
Funktion deines Oszis kannst du die Differenz ermitteln, die dir nun die 
Gate-Source Spannung deines high side FETs gibt.
> Die Zener Dioden sollte ich wirklich mal ranschalten... Verwendest du
> sie in Antiserieller Schaltung?
Jap.
> Soll das heißen, dass dein Strom dann aussieht wie meiner ;-) ?
Immer noch schöner als bei dir. Aber mit wesentlich mehr Schwingungen 
aufgrund der zusätzlichen Induktivität.
> Ich fragte noch ob du die Schaltung auch im Sync Betrieb verwendest und
> mit welcher Kühlung du arbeitest. Das wäre noch sehr interessant für
> mich.
Ich habe GaN nur im Zweipulsversuch untersucht, um zu sehen, wie die 
Dynamik ist. Da meine MOSFETs schneller schalten als die GaN Dinger, bin 
ich bei den MOSFETs geblieben.
> Mein Bezugspotential ist 0_SEK_Lowside, der Abgriff erfolgt direkt am
> Source für Ugs und Uds. Der Shunt liegt leider ein bissl weiter weg.
Dein Abgriff sollte über UZ- geschehen, und nicht über 0_SEK_Lowside. 
Bedenke, dass dein UZ- noch eines der stabilsten Potentiale ist. Bedenke 
auch, dass du nun eine Spannung über deinen Koax Shunt hast, wenn der 
Strom fließt/nicht fließt. Wenn du nun das Bezugspotential deines 
Tastkopfes an das Source des FETs packst, springt das Bezugspotential 
deines Oscilloskopes.
> 1:10 Tastkopf und dann 50 Ohm Abschlusswiderstand, wie soll dass denn
> gehen?
Ne, die werden direkt mit nem Koax Kabel ans Scope gepackt - 
entsprechend 50 Ohm Abschlusswiderstand.
> Ich möchte die Diff Tastköpfe von uns ungern verwenden, da die nur eine
> Bandbreite von 100 MHz haben. (P5200 Tektronix)
Ich sehe damit keine Probleme, diese zu verwenden, um den Fehler im 
Aufbau eingrenzen zu können.

So wie ich die Sache sehe, ist dir nicht ganz klar, was man wo und wie 
vernünftig misst. Ich verstehe deine Beschreibungen so, dass du 
springende Potentiale als Bezugspotential verwendest, die du 
anschließend übers Oszilloskop etc. durch die ganze Schaltung schleifst.

> Oder muss ich nur verhindern, dass sich die GNDs nicht
> überlagern (Kapazität Switching Node - GND sollte ja möglichst klein
1. Schleifen musst du kurz halten, damit der Strom keine unendlichen 
Wege auf sich nehmen muss. Damit reduzierst du parasitäte Induktivitäten 
in der Leiterbahn
2. Potentiale, die springen (z.B. Switching Nodes) musst du fern ab von 
anderen (ruhigen) Potentialen haben. Denn sonst erzeugst du eine 
kapazitive Kopplung dieser beiden Potentiale. Entsprechend fließen 
Ableitströme vom springenden zum ruhigen Potential aufgrund der 
parasitären Kapazität auf der Leiterbahn.
> sein)? Also GND vor dem dig. Isolator und das GND2 (HS)?
Diese beiden Flächen sollten sich möglichst nicht überschneiden, denn 
GND2 (HS) ist ein springendes Potential, wohingegen GND vor dem dig. 
Isolator ein ruhiges Potential ist.

[Christian K. (einglasvollwasser)]

Guten Morgen Zusammen,

@ Miwi und Alexander:
"Oszi am Trenntrafo - ohne Erfahrung, ohne vorherigen Plan wie die
Potentiale aussehen und dann noch ohne Differenztastkopf ist... sowohl
für die Elektronik als auch für Dich russisches Roulette. Und für die hf
gelinde gesagt der beste Platz um grandiosen Unfug zu machen.
"

@MiWi:
Wieso ist das so ein großes Problem? Wenn mein Oszi defekt ist und ein 
Erdschluss im Gerät passiert, kann zumindest aus Sicht der 
Personensicherheit, kein Schaden geschehen. Wieso ist das für die 
Messung so negativ?
Mein Ansatz war der: Verwende einen Trenntrafo und du kannst deine 
Oszimasse auf beliebigem Potential legen. Das vereinfacht für mich die 
Messung. Das ich dadurch ungenauer messe als mit guten 
Differenztastköpfen (gescheite haben wir aber nicht!) ist mir bewusst, 
das ist wohl der schlechten Gleichtaktunterdrückung von passiven 
Tastköpfen geschuldet. Richtig?

Aber warum ist das so ein Drama, einen Trenntrafo zu verwenden?

Im Endeffekt heißt das jetzt: Trenntrafo weg! Korrekt?


"Und dann kommt die Trickserei mit dem, daß die beiden GNDs auch
miteinander gekoppelt gehören damit die hf einen möglichst kurzen Weg
hat. Bei den von Dir genannten Spannungen wird es vermutlich nur
bedrahtet gehen, ein 2n2 X2 Kerko parallel zu den Optokopplern kann ev.
helfen."

Ich habe SMD 1nF für 1kV Kerkos. Ich schätze mal du meinst auch das was 
Alexander vorgeschlagen hat?! GND mit GND1 (Source des LS FET) 
miteinader zu verbinden.

"Ah ja - noch was: mach die Osziaufzeichnungen mit der max.
Speichertiefe, die das HDO6054 hat. 25k sind ein bischen wenig und es
treten da ggfs schon Messfehler auf (LeCroy ist da ein bischen... 
eigen)"

Ok, danke.

"Und weil ich die ganze Zeit nur über das Layout und die Messtechnik
schreibe: Wenn die Schaltung stimmt dann liegt darin die Lösung Deines
Problems."

Du meinst die Geschichte mit dem uC?! Ja, hoffentlich. Aber momentan 
verstehe ich nicht was mit den LDOs abgeht.

"Mit +9V und nem 6V LDO. Genaue Typen müsste ich heraussuchen, kann die
Bezeichnung nicht ausm Kopf."

Ja zumindest das Modell wäre interessant. Dann könnte ich mal die Typen 
miteinander vergleichen.

"Dein Abgriff sollte über UZ- geschehen, und nicht über 0_SEK_Lowside.
Bedenke, dass dein UZ- noch eines der stabilsten Potentiale ist. Bedenke
auch, dass du nun eine Spannung über deinen Koax Shunt hast, wenn der
Strom fließt/nicht fließt. Wenn du nun das Bezugspotential deines
Tastkopfes an das Source des FETs packst, springt das Bezugspotential
deines Oscilloskopes."

Also für gescheite Messungen an der Lowside, meine Oszi Masse auf Uz- 
legen, (am Shunt) von dort aus Uds messen (plus Shunt) und Ugs geht dann 
wohl, laut MiWi nur Differentiell oder ich verwende noch einen weiteren 
Tastkopf und nehme die Mathfunktion. ?

"Ne, die werden direkt mit nem Koax Kabel ans Scope gepackt -
entsprechend 50 Ohm Abschlusswiderstand."
Ah, Ugs misst du also auch (wie den Strom) via Koaxkabel.

Ok, danke erstmal zusammen - euch alles ein schönes Wochenende!

Ciao

Christian

[Alexander (Gast)]

Wenn du ganz cool bist, machst du das so:
Dein Oszi hat 4 Kanäle.
Kanal 1: UG (mit Bezug zu UZ-)
Kanal 2: U_0V_SEK_LOWSIDE (mit Bezug zu UZ-)
Kanal 3: ID,K2 (mit Bezug zu UZ-)
Kanal 4: UDS,K2 (mit Bezug zu UZ-)

Am Oszilloskop verwendest du die Math Funktion, um UGS,K2 zu erhalten:
UGS,K2 = Kanal 1 - Kanal 2 = UG-U_0V_SEK_LOWSIDE

Dann blendest du Kanal 1 und Kanal 2 aus, und hast 3 Kurvenverläufe auf 
dem Oszibildschirm. Das sind deine Gate-Source Spannung, deine 
Drain-Source Spannung und dein Drain-Strom von K2.

Wenn du einen Kanal nicht "verschwenden" möchtest für deine Gate-Source 
Messung, musst du einen differentiellen Tastkopf verwenden.

Alternativ bietet LeCroy dafür einen diff. Verstärker an, damit man sich 
die Math Funktion sparen kann und am Oszi einen weiteren Kanal zur 
Verfügung hat. Ich würde an deiner Stelle allerdings bei den Basics 
bleiben.

Fazit:
Trenntrafo vorm Oszi weg, da dein buck converter bereits galv. getrennt 
ist (SGA 350/45 Sorensen). Mit den Tastköpfen vom Oszi kannst du ruhig 
am Buck Converter messen, solange alle Kanäle dasselbe Bezugspotential 
haben, und ich würde dir sehr empfehlen, dafür ein ruhiges Potential 
auszusuchen (UZ-).

Wann auch immer du an deinen Treiberstufen (und deren LDOs) messen 
willst, wechsle niemals (!!!) das Bezugspotential - das bleibt bei UZ-.

Möchtest du VOR deiner galv. Trennung messen (auf uC Ebene oder vor den 
dig. Isolatoren), musst du differentielle Tastköpfe verwenden, weil du 
sonst ÜBER das Oszilloskop GND und GND1 verbindest.

Falls jemand der Ansicht ist, dass ich falsch liege, so möge er mich 
bitte korrigieren.

Gruß,

[MiWi (Gast)]

Christian K. schrieb:
> Guten Morgen Zusammen,
>


> Aber warum ist das so ein Drama, einen Trenntrafo zu verwenden?

Den Sorensen macht bereits alles was Du brauchst: Netztrennungm Du 
brauchst für Oszi1 keinen Trenntrafo, der macht das alles noch 
schlimmer.

Bedenke: Du arbeitest mit Signalen, die energiereiche Oberwellen mit 
etlichen 100MHz erzeugen, es würde mich nicht wundern wenn der Wandler 
bis weit uber 1GHz sichtbar ist.

Vergesse daher bitte alles was mit DC zu tun hat. Dein Problem ist die 
hf, damit einhergehend Potentialverschiebungen durch di/dt, unüberlegte 
Referenzpotentiale beim Messen (Oszi1/Ch2 @ Oszi1/Ch1) und nicht DC.

Wenn Du GND vom Oszi am Shunt anklemmst und das Oszi vollkommen 
undefiniert floatet: was passiert mit der "Masseleitung" vom Tastkopf, 
was macht das mit den Koppelkapazitäten im Trenntrafo, wo versickert die 
hf? Bedenke: der Trenntrafo ist für hf durchsichtig... Du weißt aber 
nicht wo es zu Resonanzen, Reflektionen und anderen Scheußlickeiten 
kommt.

Da resoniert irgendwo ein LC und macht die wildesten Dinge. Nochmals: 
bei 100Mhz ist vor allem ein Messplan wichtig.


Darum schreib ich die ganze Zeit nix anderes als: bring Dein Equipment 
und vor allem Dein Messkonzept in Ordnung damit Deine Messungen anfangen 
annähernd das darzustellen, was da wirklich passiert. Erst dann kann man 
darüber nachdenken, wo ggfs die Schaltungs und Layoutfehler sind....


Warum glaubst Du bau ich mir meine DiffTKs selber? Weil es ohne - gerade 
bei solchen Aufbauten einfach nicht geht. Und wenn einer kaput ist - na 
und, dann sind halt 60€ futsch und nicht 1000€.


Nochmals: meiner Meinung nach sind alle Schaltungsanalysen und 
Layoutanalysen für die Katz solang Du solche hatscherten Messungeen zur 
Versifikation machst...

Und da ich mich inzwischen nur wiederhole, alles nötige bereits gesagt 
habe, Alexander das besser auf den Punkt gebracht hat als ich werde ich 
bis auf nur mehr weiteres mitlesen....

Schönes WE und gutes Gelingen.

[Christian K. (einglasvollwasser)]

Guten Morgen Allerseits,

ich melde mich nun wieder zu Wort.
Die Messungen habe ich, wie besprochen, angepasst. Ich habe zudem von 
einem anderen Lehrstuhl 2 Diff Tastköpfe erhalten (AP033 -> Ugs ls, 
NonName Tastkopf für 700V mit 100MHz -> Ugs hs).
Mein Massepotential liegt nun auf der ruhigen Uz- Schiene ;-)
Die Schwingungen sind nun deutlich minimiert (uds, ugs, id) und zudem 
ist auch die Oszillationsfrequenz gesunken.
Uds habe ich sowohl mit und ohne Masseanschluss getestet. Ohne 
Masseanschluss werden deutliche Oszillationen sichtbar. Mit 
Masseanschluss gibt es kaum Oszillation, dafür aber umso mehr 
hochfrequente Oszillationen im Strom (ich schätze das ist auf die 
Masseschleife zurückzuführen.
Momentan bevorzuge ich aber letztere Variante.
Zur Vorstellung habe ich dem Anhang beide Varianten dem Anhang 
hinzugefügt.

Weiterhin ist der Trenntrafo vom Testaufbau entfernt worden und der uC 
wird nun über ein 5V Steckernetzteil versorgt. Ich verwende ein 
Evaluations Board von TI mit dem C2000. Es gibt zur Hardware keine 
gescheite Beschreibung, aber ich hoffe mal das da noch nen LDO mit auf 
der Platine sitzt...

Da die Messungen von euch, berechtigter Weise, in Frage gestellt wurden, 
und ich die angesprochenen Punkte angepasst habe, so komme ich zu meinen 
Problemen zurück.

Ich betreibe den DCDC Wandler jetzt mit:

HS:
Ron = 47 Ohm
Roff = 3 Ohm
Ferritperle (200 Ohm @ 100MHz bzw. 20 Ohm @ 100MHz -> ich habe beides 
ausprobiert)

LS
Ron = 25 Ohm
Roff = 3 Ohm
Ferritperle (wie HS)

Das Problem mit dem LDO tritt komischerweise momentan während des TSS 
Betriebs nicht mehr in Erscheinung. Sobald ich wieder im HSS Betrieb 
teste, werde ich darauf achten ob das Fehlverhalten auftritt.
Ich habe jedoch die LDO Schaltung angepasst und Eingangsseitig 100nF und 
4,7uF drangehängt, Bypass und Ausgangskondensator auf 10nF und 10uF 
erhöht und die Spannungsteilerwiderstände um den Faktor 10 verringert.

Momentan teste ich nur bis 100V. Das fehlerhafte Einschalten bzw. die 
Störungen aus einem meiner vorherigen Beiträge habe ich noch nicht 
wieder reproduzieren können (aus Sorge, dass bei höheren Spannungen die 
Schaltung wieder Schaden nehmen könnte).

Aber: Am digitalen Isolator treten nach wie vor Oszillationen auf 
(gemessen mit den beiden Diff Tastköpfen), die ich für gefährlich halte 
(wie gesagt, ich habe bammel das mir das Ding wieder um die Ohren fliegt 
wenn ich einen Brückenkurzschluss habe). Ich werde daher gleich einen 
Test, mit RC Glied vor dem digitalen Isolator, durchführen.

Für Folgende Messungen gilt (Ferritperle = 200 Ohm @ 100MHz)
Das 2nF C  zwischen Sourcepotential vom LS FET (GND1) und GND habe ich 
ausprobiert, es ergab sich jedoch eine Verschlechterung (siehe Anhang 
(mit 2nF 1 und 2), bitte beachten, dass die V/DIV unterschiedlich sind)
Die Bilder zeigen id, uds und die Eingangssignale der digitalen 
Isolatoren (grün =hs, cyan =ls).
Im Vergleich dazu die gleiche Schaltung, jedoch ohne 2nF  (ohne2nF 
turnon/turnoff).

Verglichen habe ich dann noch 2 verschiedene Ferritperlen.
Bei der Ferritperle mit 20 Ohm @ 100MHz sind die Oszillationen deutlich 
verstärkt und vor dem digitalen Isolator sieht es wieder gefährlich wild 
aus (siehe ferrit20Ohm6 /7).

Ich habe ein RC Glied (100pF und 1,2kOhm vor die digitalen Isolatoren 
geschaltet und meine Totzeit verlängern müssen. Die Messungen dazu werde 
ich gleich durchführen. Wenn das keine Abhilfe verschafft werde ich die 
Gleichtaktdrosseln noch mit verwenden.

Ich habe noch eine ganz andere Frage. Mein Eingangsstrom Ibn, schwingt 
sehr stark. Ich hatte zu Beginn meiner Inetriebnahme (vor zwei Wochen) 
mein Eingangs C mit einem Elko vergrößert. Die Sinusschwingung sah dann 
eher aus wie ein Dreieckssignal und der Peak to Peak Wert war reduziert. 
Der Nachteil daran war jedoch, dass die Energie des Zwischenkreises 
erheblich größer war und beim Auftreten eines Brückenkurzschlusses meine 
FETs hie gemacht hat. Daher habe ich den Eleko wieder heraus genommen. 
Haltet ihr den zeitlichen Verlauf des Eingangsstromes für akzeptabel 
(ohneelko.jpg)?

Habt ihr evtl. noch die eine oder andere Idee?
Seid ihr mit den zeitlichen Verläufen zufrieden?

Der Vollständigkeit halber noch den turn on und turn of von uds, id, ugs 
(ls, hs) mit 200 / 20 Ohm Ferritperle (siehe Anhang: ferrit20ohm2.png
ferrit20ohm3.png,200_Ohm_Off.png,200_Ohm_On.png)

Danke erst einmal und bis später

Ciao

Christian

[Al3ko -. (al3ko)]

Christian K. schrieb:
> Ich habe noch eine ganz andere Frage. Mein Eingangsstrom Ibn, schwingt
> sehr stark. Ich hatte zu Beginn meiner Inetriebnahme (vor zwei Wochen)
> mein Eingangs C mit einem Elko vergrößert. Die Sinusschwingung sah dann
> eher aus wie ein Dreieckssignal und der Peak to Peak Wert war reduziert.
> Der Nachteil daran war jedoch, dass die Energie des Zwischenkreises
> erheblich größer war und beim Auftreten eines Brückenkurzschlusses meine
> FETs hie gemacht hat. Daher habe ich den Eleko wieder heraus genommen.
> Haltet ihr den zeitlichen Verlauf des Eingangsstromes für akzeptabel
> (ohneelko.jpg)?

Dazu wäre es hilfreich zu wissen, was du im Bild ohneelko.jpg misst?

Drain-Source Spannungen der beiden FETs, richtig?
Was ist der Sinus und was beschreibt Magenta?

[Christian K. (einglasvollwasser)]

Hi,

dann machen wir es nochmal anders. Ich habe die Messungen der Eingangs- 
und Ausgangsgrößen nochmals durchgeführt. Das aktuelle Bild seht ihr im 
Anhang (inoutgroe..png)

Es werden der wellige Eingangsstrom (blau), Eingangsspannung und die 
beiden Ausgangsgrößen gezeigt. Ich frage mich ob die Welligkeit des 
Eingangsstroms (DC Anteil überlagert von Sinusschwingung) so in Ordnung 
ist?

Des weiteren habe ich jetzt einen Vergleich mit und ohne RC GLied 
vorgenommen (siehe Anhang). Die Schwingungen werden bedämpft aber nicht 
in dem Maße, wie ich es mir erhofft hätte. Dabei habe ich den Filter bei 
fg=1/2Pitau=1/(2PiRC)=1/2Pix1200Ohmx100pF=1,3 MHz ausgelegt. Die 
Schwingungsfrequenz liegt bei f = 140 MHz.
Da beim Tiefpass das Spannungsverhältnis pro Dekade um -20dB sinkt, 
hätte ich erwartet, dass bei einer um Faktor 100 höheren Frequenz auch 
die Schwingungsamplitude um den Faktor hundert sinkt (20 dB = Faktor 10, 
40dB  = Faktor 100). Dem ist aber nicht so. Die Schwingungsamplitude 
wird lediglich um die Hälfte reduziert. Als nächstes werde ich die 
Gleichtaktdrosseln ausprobieren.

Die Spannungsversorgungen habe ich mir auch unter die Lupe genommen und 
jeweils mal einen Plot aufgenommen. Auch hier sind Oszillationen in den 
Schaltmomenten zu sehen.

Beste Grüße

Christian

[Christian K. (einglasvollwasser)]

Ahja,

hier auch noch die Aufnahmen vom Eingang des Low- und Highside Treibers.

Die Bilder (auch die meiner letzten beiden Posts) sind alle bei Uz = 
100V gemacht. Die Last wurde nicht verändert!

[Hurra (Gast)]

Was die Ströme angeht:
4A pkpk 100kHz ins Stromnetz herausblasen ist definitv inakzeptabel. Was 
akzeptabel ist sagt dir die IEC61000-3-2.

Was die Messungen angeht:
Das ist immer noch falsch, glaube ich. Warum sollten alle Signale gleich 
gestört werden (Phase, Frequenz)? Das ist doch unlogisch.

Ich würde mal probieren:
- Bekommst du ein einzelnes Signal sauber herein (z.B: deine 9V)?
  - mach alle anderen Tastköpfe physikalisch weg!
- Was für einen Effekt hat es, wenn du während der Messung einzelne 
Tastköpfe am Scope absteckst?
- Bringen Klappferrite um die Tastkopfleitungen was? (nimm welche, die 
bei 100MHz hochohmig sind, und mehrere Windungen)

Da hilft nur probieren, messen, nachdenken. Es wird dir hier keiner so 
detailliert helfen können.

Naja, das kommt davon wenn man solche supergiftigen GAN-FETs verwendet 
:-) Mir reichen schon normale IGBT und SI-FET, deren Schaltflanken 
können einem auch schon lange Tage im EMV-Labor einbrocken. Aber im 
Vergleich zu deinen Geschossen sind sie gutmütig.

[MiWi (Gast)]

Christian K. schrieb:
en.
>
> Die Spannungsversorgungen habe ich mir auch unter die Lupe genommen und
> jeweils mal einen Plot aufgenommen. Auch hier sind Oszillationen in den
> Schaltmomenten zu sehen.

Wie gesagt, da reichen ein paar pf Koppelkapazitäten und das L der 
Messleitungen und es klingelt lustig vor sich hin. Ich würde also den 
Klingeleffekten keine allzugroße Bedeutung beinmessen.

Bei den Diff-TKs hilft es manchmal 300-600 Ohm unmittelbar an den 
Mess-Spitzen in Serie zu hängen. Kostet ein bischen Bandbreite, 
reduziert aber das klingelnde L/C der Leitung von der Spitze zum 
Tastkopf.

Aber andere Frage: Wo findet das ganze statt? Ich denke, daß Dir mehr 
geholfen ist wenn jemand mit Dir vor Ort einen quasi Know-How-Transfer 
veranstaltet oder weniger hochtragend sich das vor Ort anschaut....

Und...  soooo schlecht sehen die Signale im Moment nicht aus, hab aber 
nicht alles bis ins Detail durchforscht...

btw: wie sehen die Schutzmechanismen in der SW aus? Weißt Du jeden 
Moment was in der Brücke passiert oder regelst Du "nur" auf die 
Ausgangsspannung? Aus den Schaltplänen ist das nicht so eindeutig 
ersichtlich. Aus meiner Sicht (ich mach mit 25kW+ Konvertern herum) ist 
es obligatorisch daß die SW jeden Moment (und ich meine wirklcih 
jeden Moment) bescheid weiß was der Strom macht. Das, was die SW nicht 
kann muß analog gelöst werden. Also zB. Shuntmessung und parallel dazu 
ein Komparator, der wenn U_shunt zu hoch wird schlicht und einfach beide 
FETs binnen ein paar ns abschaltet - und dann dem uC mitteilt daß er nun 
abschalten und Neustarten muß. Linear hat da nette Teile, die auch bei 
Vcc=3,3V sauschnell sind.


Noch eine Frage: warum benutzt Du (noch immer) so wenig Sample-Speicher 
beim Oszi? 12,5k sind ziemlich wenige, vor allem wenn vermutlich ein 
paar MB zu Verfügung stehen.



MiWi

[Christian K. (Gast)]

Hallo,

tritt das Layout in die Tonne. Ist für Dich und alle hier vergebliche 
Mühe.
Du benutzt GanFETS, die im sub ns Zeitbereich schalten. Entsprechend muß 
dein physischer Aufbau bis in den GHz Bereich funktionieren. Der "heiße" 
Kreis gebildet aus den Vin Kondensatoren C1 bis C10, Top (K1) und Bottom 
(K2) GanFET müssen einen möglichst niederimpedanten Stromkreis bilden. 
Wir reden hier von möglichst einstelligen nH. Keinesfalls in diesem 
Kreis ein Lagenwechsel. Am besten sogar symmetrisch aufbauen. Lesen 
kannst Du dazu z.B. Die Application Notes AN136, AN139 bei LTC. TI übt 
mit seinen GanFETS auch noch, lesenswert dort z.B. SNVA729A.

Dann eine mindestens 4 Lagen Platine mit möglichst dünnen Dielektrikum 
zwischen Lage 1 und 2, soweit das die 400V Isolation hergeben.

Das ist eine hart geschaltete Halbbrücke. Alte Layoutgewohnheiten aus 
dem Off-line Resonanzwandlerbereich nützen Dir hier nicht viel.

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

@ Miwi: Momentan verwende ich lediglich einen gesteuerten Betrieb. Es 
gibt leider keinen Schutzmechanismus. Du hast wohl recht, es wäre 
definitiv sinnvoll etwas mit einzubauen... Danke für den Tipp.

Vor Ort angucken ist leicht gesagt. Was Platinenlayout / Messtechnik 
(Praktische Kenntnisse halt) angeht existiert nicht sonderlich viel Know 
How in meiner Umgebung (Uni ;-) ). Ich arbeite (leider größtenteils) 
alleine... Auch wenn ich es gerne anders hätte.
Daher bin ich froh das ich eure Unterstütung habe.
Und danke für den Tipp zur Dämpfung der Resonanzeffekte. Ich probiere es 
Montag einmal aus!

Sag mal schließt man eigentlich einen Diff Tastkopf mit 50 Ohm ab? In 
dem Datenblatt des AP033 steht drin, dass das Oszi automatisch auf 50 
Ohm Abschlusswiderstand umschaltet, sobald (Diff. Tastkopf und Oszi sind 
ja vom Hesteller LeCroy und mit Profibus ausgestattet) man den Diff. 
Tastkopf ans Oszi anschließt. Dem ist nicht so. Ich habe nicht einmal 
die Möglichkeit einen 50 Ohm Widerstand auszuwählen.

Bzgl. der Samplerate: Ich habe nicht gefunden wo ich das einstellen kann 
:-D
Achja, was mir bei den Diff Tastköpfen auch aufgefallen ist: die sind 
bedeutend langsamer als die passiven Tastköpfe. Den HS Diff. Tastkopf 
der Marke Noname habe ich mit 6ns und den AP033 mit 1ns "deskewed".

@ Hurra: die Ferrite bringen etwas, ja. Ich war gestern dabei, der 
Problematik was "real" ist an der Messung, zu untersuchen. Allein die 
Anordnung der Leiter zueinander (wenn die Messleitungen von einander 
entfernt werden, größere aufgespannte Fläche der Masseleitung), dann 
nimmt die Einkopplung in den Schirm (ich beziehe mich hier auf: 
http://www.datatec.de/shop/artikelpdf/ap-ep1505_d.pdf, Abschnitt 6) zu. 
So habe ich es zumindest festgestellt.  Beim untersuchen der Problematik 
ist mit leider in Pigtail während der Messung verbogen und gegen Uz+ 
geklangt. Der Pigtail war vom HS Gateanschluss. Das Resultat: eine 
flammende Platine -.- . Ich war gestern also damit beschäftigt eine 
Platine neu zubestücken. Jetzt läuft sie wieder...

@ Christian Kück: Ja, ein zweites Layout kommt definitiv. Danke für 
deine Literaturhinweise! Bereits Alex hat mich darauf hingewiesen ein 4 
lagiges Layout zu verwenden, was ich dann auch umsetzen werde. Ich denke 
Mitte/Ende nächster Woche werde ich damit anfangen. Ich werde es dann 
hier auch posten und euch um Rat fragen, was ihr zu dem Layout / SLP 
haltet.
Aber was meinst du mit "Wir reden hier von möglichst einstelligen nH. 
Keinesfalls in diesem
Kreis ein Lagenwechsel."
Für das Vierlagenlayout:
Ich mache doch einen Lagenwechsel wenn ich Hinleiter (Uz+) auf der Top 
und Rückleiter in der zweiten Lage (Inner Layer) habe?

Bis später - genießt die Sonne (bei uns scheint sie zum Glück!)

Ciao

Christian

[Christian K. (Gast)]

"Für das Vierlagenlayout:
Ich mache doch einen Lagenwechsel wenn ich Hinleiter (Uz+) auf der Top
und Rückleiter in der zweiten Lage (Inner Layer) habe?"

Und genau das sollst Du vermeiden. Eingangskondensatoren und die beiden 
GanFETS auf die gleiche Seite. Darunter eine ununterbrochene Fläche 
(GND).
Das "switch node" zur Induktivität kannst Du über Vias anbinden wenn Du 
möchtest, der Trace hat sowieso Induktivität.

[Al3ko -. (al3ko)]

1. Ich kann, wenn du mit dem neuen Layout anfängst, mal Teile meines 
Layouts zeigen, das ich für meine GaN FETs verwendet habe (für die du 
die Kurvenverläufe in disem Thread finden kannst). Neben dem Layout für 
den Leistungsteil ist es m.E. ebenso wichtig, die Treiberstufe 
entsprechend niederinduktiv anzubinden und vom Leistungsteil zu koppeln 
(Kelvin Source Connection).

2. Ich würde wirklich empfehlen, den Koax Shunt wegzulassen (und 
alternativ auf mehrere SMD Widerstände umzusteigen). Der Koax Shunt ist 
nicht für den Dauerbetrieb entwickelt worden, sondern eher für den 
Pulsbetrieb zur Charakterisierung der FETs (auch wenn die FETs mit PWM 
angesteuert werden, kann die Verlustleistung bereits zu viel für den 
Shunt sein). Außerdem reduzierst du erheblich die Induktivität im 
Leistungspfad, wenn du auf SMD Widerstände umsteigst.

3. Welches Eval Board vom C2000 verwendest du? Hast du ggf. Zugang zu 
einer C2000 ControlCard? Würde ich persönlich einem Eval Board 
vorziehen.

4. Wo liegt dein Labor geografisch betrachtet? Vielleicht findet sich 
einer in der Gegend, der dich unterstützen kann.

EDIT:
In der neuen PCB Version würde ich auch Gewisse Schutzmaßnahmen / 
Überwachungen einpflegen. Die C2000 Serie hat dazu die Trip Zone 
Funktion in den PWM Modulen integriert, die die Schalter bei 
Kurzschlüssen deaktivieren.

[MiWi (Gast)]

Christian K. schrieb:
> Hallo Zusammen,
>
> @ Miwi: Momentan verwende ich lediglich einen gesteuerten Betrieb. Es
> gibt leider keinen Schutzmechanismus.

Aua.

> Du hast wohl recht, es wäre
> definitiv sinnvoll etwas mit einzubauen... Danke für den Tipp.

Siehe dazu auch das, was  Al3ko schreibt. In unseren Anwendungen gibt es 
2 Systeme: eines, das den Strom mißt (geht auf den ADC vom uC) und eins, 
das die Brücke asap abschaltet (50ns vom Komparatorausgang über 2x 
galvanische Trennung bis zum Gate...)

>
> Vor Ort angucken ist leicht gesagt. Was Platinenlayout / Messtechnik
> (Praktische Kenntnisse halt) angeht existiert nicht sonderlich viel Know
> How in meiner Umgebung (Uni ;-) ). Ich arbeite (leider größtenteils)

und wo ist diese Uni? ich bin vermutlich zuweit weg (solange Du nicht in 
Passau bist) aber wer anderer ist vielleicht näher.


> alleine... Auch wenn ich es gerne anders hätte.

kenn ich.

> Daher bin ich froh das ich eure Unterstütung habe.

ist ja auch ein interessantes Projekt, nicht die 763. 
China-LED-Vorwi_e_derstandsgeschichte..


> Und danke für den Tipp zur Dämpfung der Resonanzeffekte. Ich probiere es
> Montag einmal aus!

Wie gesagt, wenn Du dich in die Tastkopfliteratur einliest taucht sehr 
sehr schnell ein Tektronix-Paper aus den 60er auf, in dem das schon 
abgehandelt wurde. Daran hat sich bis heute - auch bei Diff-TKs nix 
geändert.

>
> Sag mal schließt man eigentlich einen Diff Tastkopf mit 50 Ohm ab? In
> dem Datenblatt des AP033 steht drin, dass das Oszi automatisch auf 50
> Ohm Abschlusswiderstand umschaltet, sobald (Diff. Tastkopf und Oszi sind
> ja vom Hesteller LeCroy und mit Profibus ausgestattet) man den Diff.
> Tastkopf ans Oszi anschließt. Dem ist nicht so. Ich habe nicht einmal
> die Möglichkeit einen 50 Ohm Widerstand auszuwählen.

bei den LeCroy-eigenen TKs macht das das Gerät selber, wenn Du einen 
externen TK nimmst - im Manual nachlesen und in den 
Channel-Einstellungen dann entsprechend 1M oder 50Ohm einstellen. Dort 
wo man zw. AC/DC/GND und eben 50Ohm umschaltet.


> Bzgl. der Samplerate: Ich habe nicht gefunden wo ich das einstellen kann
> :-D

Du bedienst das Gerät schon über den Touch, oder?

Also: im Timebase-Menü (das neben dem Trigger-Menü rechts unten) ist 
rechts  ein Feld wo man Speicher und/oder Samplerate einstellen kann. 
Ich hab grad kein LeCroy vor mir, bei den Wavesurfern und den HDO ist es 
nicht zu übersehen wenn Du im Menü drinnen bist.

> Achja, was mir bei den Diff Tastköpfen auch aufgefallen ist: die sind
> bedeutend langsamer als die passiven Tastköpfe. Den HS Diff. Tastkopf
> der Marke Noname habe ich mit 6ns und den AP033 mit 1ns "deskewed".

Das ist schon nachvollziehbar, oder? Die verbaute Elektronik im Diff-Tk 
braucht halt auch ein paar ns bis das Signal hinten ankommt. Da das Oszi 
deskewn kann - so what.

btw: wenn Du mit SMD-Shunts arbeitest: Schau, daß Du belastbare Infos 
zur Eigeninduktivität der Shunts bekommst (schlimmstenfalls mit einem 
VNA vermessen[lassen]) und rechne dann Tau mit L/R aus, das kann ggfs 
interessant sein.


> @ Hurra: die Ferrite bringen etwas, ja. Ich war gestern dabei, der
> Problematik was "real" ist an der Messung, zu untersuchen. Allein die
> Anordnung der Leiter zueinander (wenn die Messleitungen von einander
> entfernt werden, größere aufgespannte Fläche der Masseleitung), dann
> nimmt die Einkopplung in den Schirm (ich beziehe mich hier auf:
> http://www.datatec.de/shop/artikelpdf/ap-ep1505_d.pdf, Abschnitt 6) zu.
> So habe ich es zumindest festgestellt.  Beim untersuchen der Problematik
> ist mit leider in Pigtail während der Messung verbogen und gegen Uz+
> geklangt. Der Pigtail war vom HS Gateanschluss. Das Resultat: eine
> flammende Platine -.- . Ich war gestern also damit beschäftigt eine
> Platine neu zubestücken. Jetzt läuft sie wieder...

iaW: exothermes lernen :-)

Ohrschutz und Schutzbrille nicht vergessen und nie(!) alleine im Labor 
arbeiten. Einen, besser 2 oder 3 Not-Aus Taster vorsehen die alles 
Stromfrei schalten und mit den Kollegen Notfallübungen machen, zumindest 
besprechen und ihnen sagen, wenn es laut werden kann damit sie sich 
nicht schrecken. (ich weiß wovon ich rede und es ist definitiv kein 
Scherz)

Auch wenn das Sorensen ein sicheres Gerät ist - diese passiven 
Schutzmaßnahmen kosten nix und müssen(!) Dir ins Blut übergehen...

>
> @ Christian Kück: Ja, ein zweites Layout kommt definitiv.

Stelle es hier zur Diskussion bevor Du es fertigen läßt....

[Christian K. (einglasvollwasser)]

Die Induktivität wird aber am geringsten wenn Hin und Rückleiter direkt 
untereinander verlaufen: 
https://www.pes.ee.ethz.ch/uploads/tx_ethpublications/PCIM_2013_Hoene_03.pdf

Ich muss schauen ob ich alle "Power" Bauteile niederinduktiv auf eine 
Seite hinbekomme, denn ich habe ein Platzproblem aufgrund meines 
Kühlkörpers mit den Abmaßen 5cmx5cm (worst case Pvl=45W, beide FETs) auf 
der Oberseite meiner Fets. Die FETs sind nur 0,5mm hoch, darauf befindet 
sich eine 0,63mm Dicke AlN Platte und dann schon der Kühlkörper. 
Unterhalb des Kühlkörpers kann ich leider keine Kondensatoren 
beherbergen. Daher habe ich bis jetzt meine FETs auf der Rückseite 
angebracht und das Prinzip 2 angewendet.

"Und genau das sollst Du vermeiden. Eingangskondensatoren und die beiden
GanFETS auf die gleiche Seite. Darunter eine ununterbrochene Fläche
(GND)."

In der Literatur habe ich auch die beiden Hinweise (ich glaube sogar 
einer davon war sogar von dir) bezüglich der Reduzierung von 
Induktivität gelesen.
Prinzip 1: Zum einen der von dir vorgeschlagene. Hin und Rückleiter 
innerhalb eines Layers dicht beieinander und direkt dadrunter ein 
Schirmlayer.

Prinzip 2: Der andere ist der oben angesprochene (Hoene, Kolar): Hin (1 
Layer)- und Rückleiter (2 Layer) direkt übereinander. Dann müsste, zu 
Schirmungszwecken vermutlich in die
3te Lage noch ein GND Layer. Nur mal so nebenbei: Muss dieses 
"Schirmungslayer" überhaupt eine Verbindung zu DC- haben? Ich schätze 
mal dass muss nicht sein oder? Die HF Magnetfelder induzieren ja auch so 
Spannungen in die Kupferfläche.
Das würde dann bedeuten, dass eine 6 lagige Platine notwendig ist. Ist 
der Ansatz so richtig?

Ich befinde mich übrigens in Magdeburg.

"1. Ich kann, wenn du mit dem neuen Layout anfängst, mal Teile meines
Layouts zeigen, das ich für meine GaN FETs verwendet habe (für die du
die Kurvenverläufe in disem Thread finden kannst). Neben dem Layout für
den Leistungsteil ist es m.E. ebenso wichtig, die Treiberstufe
entsprechend niederinduktiv anzubinden und vom Leistungsteil zu koppeln
(Kelvin Source Connection)."

Ja aber ich habe bei dem eGaN FET doch gar keinen Kelvin Source 
Anschluss?!

"2. Ich würde wirklich empfehlen, den Koax Shunt wegzulassen (und
alternativ auf mehrere SMD Widerstände umzusteigen). Der Koax Shunt ist
nicht für den Dauerbetrieb entwickelt worden, sondern eher für den
Pulsbetrieb zur Charakterisierung der FETs (auch wenn die FETs mit PWM
angesteuert werden, kann die Verlustleistung bereits zu viel für den
Shunt sein). Außerdem reduzierst du erheblich die Induktivität im
Leistungspfad, wenn du auf SMD Widerstände umsteigst."

Ich habe mir den maximalen effektiven Strom durch den LS FET bzw. Shunt 
ausgerechnet. Damit überschreite ich nicht die Maximal zulässige 
Leistung.
Aber vorherangucken werde ich mir deine Variante nochmals auf jeden Fall 
(den link zu der Untersuchung der dänischen Wissenschaftler den du 
gepostet hattest).

"3. Welches Eval Board vom C2000 verwendest du? Hast du ggf. Zugang zu
einer C2000 ControlCard? Würde ich persönlich einem Eval Board
vorziehen."

TMS320F28335 Experimenter Kit

"Ohrschutz und Schutzbrille nicht vergessen und nie(!) alleine im Labor
arbeiten. Einen, besser 2 oder 3 Not-Aus Taster vorsehen die alles
Stromfrei schalten und mit den Kollegen Notfallübungen machen, zumindest
besprechen und ihnen sagen, wenn es laut werden kann damit sie sich
nicht schrecken. (ich weiß wovon ich rede und es ist definitiv kein
Scherz)"

Wir haben zum Glück eine Sicherheitsbox. Die kleinen Dinger haben 
ordentlich zunder, wenn sie hie gehen.

Danke erstmal und euch einen schönen Abend


Ciao

Christian

[Christian K. (Gast)]

Du kannst und solltest beides machen. Rückweg der heißen Schleife auf 
der Oberseite und in der Lage darunter die in dem Bereich komplett GND 
sein sollte. Vias haben immer etwas Induktivität, am wenigsten, wenn sie 
kurz und in dem nächsten Layer angeschlossen sind.

[Martingan (Gast)]

Hallo,
Wenn du wirklich ein neues Layout machst, dann ließ dir die papers von 
epc durch. http://epc-co.com/epc/DesignSupport/WhitePapers.aspx vorallem 
wp10. Wahrscheinlich zielen eure Lösungen eh auf das ab. Aber die 
schleifen zwischen den Zwischenkreis Kondensatoren und der fet 
halbbrücke machen viel aus.
Und ja wie die Vorredner schon öfters darauf hingewiesen haben, überleg 
dir wo hochfrequente Ströme fließen. Filterung ist m. E. Nach das a und 
o. Hochfrequente auf wenig Platz - dafür gibts es auch Bauteile. Also 
kerkos und beads. Und dann hinten nach ordentliche spulen und 
hochwertige Folien c's. Ausgangs UND Eingangsseitig. Ganz Layout 
übrigens immer mindestens 4 layer!!
Viel Glück!

[Christian K. (einglasvollwasser)]

Hi Zusammen,

ich bins mal wieder.

@ Christian Kück:

"Du kannst und solltest beides machen. Rückweg der heißen Schleife auf
der Oberseite und in der Lage darunter die in dem Bereich komplett GND
sein sollte. Vias haben immer etwas Induktivität, am wenigsten, wenn sie
kurz und in dem nächsten Layer angeschlossen sind."

Vielleicht habe ich micht nicht genau ausgedrückt.
Der GND Layer in der Lage darunter ist ja auch Teil der "heißen 
Schleife". Wenn dort die brutalen di/dt ´s umher sausen, existieren ja 
auch fiese, sich zeitlich ändernde Magnetfelder. Müssen diese dann durch 
eine dritte Lage (Kupferfläche) geschirmt werden damit die in die 
Signalleitungen nicht einkoppeln oder reicht es lediglich die GND Fläche 
als Rückleiter zu verwenden?

Außerdem wollte ich nochmals einen Post vornehmen, nachdem ich mich mit 
der Messproblematik auseinander gesetzt habe (und eine neue 
funktionierende Schaltung vorliegt). Es scheint so, dass ein Großteil 
der hochfrequenten Oszillationen als Störungen in die Tastköpfe 
eingekoppelt bzw. dort in den Messleitungen entsteht.

Dazu habe ich  mit nur einem einzigen angeschlossenen Diff Tastkopf, an 
einer GND Verbindung, an ein und derselben Stelle gemessen. Siehe da, 
die Störungen sind trotzdem sichtbar (1,4V Amplitude, f ca. 140 MHz, 
"gnd1.png" -> siehe Anhang)!
Die Verwendung von Ferriten (verwendet an den Drahtleitungen der 
Messpitzen, "gnd3.png") bringen nichts / minimal etwas.
Mit 390 Ohm in den Messpitzen erziele ich eine Halbbierung der 
Störsignalamplitude (ca. 0,7V, gnd5.png). gnd9.png zeigt die Kombination 
aus Ferriten und Widerständen.

Es scheint also, als ob der Tastkopf an sich diese Störungen zum Teil 
mit verursacht?!? Wenn es noch eine andere Kopplungsursache ist, ich 
dachte ja an Gleichtaktströme, dann hätten sich diese durch Ferrite 
beseitigen lassen müssen. Ich habe dies mit 6!!! Ferriten (meine 4 
Messleitungen wurden davon umhüllt) getestet und es war keine 
Verbesserung zu erkennen. Verwendet habe ich Ferrite die bei 100 MHz 
(7427155S, 74271221S) 270 Ohm bzw. 110 Ohm besitzen.

Die Messproblematik habe ich noch nicht abgeschlossen, aber im 
Hinterkopf werde ich sie trotzdem behalten.

Ich habe zudem für verschiedene Spannungswerte (50V, 100V, 150V, 200V - 
so langsam läuft es) im TSS Dauerbetrieb die Kennlinien für uds, id und 
ugs ls aufgenommen (im Anhang könnt ihr bei Lust und Laune ja mal 
durchstöbern).

Ich sage bewusst NUR ugs ls, weil ich zunächst auch die Gate Source 
Spannung an der highside mit aufgezeichnet hatte.
Zunächst... (messung7.png)
Mir ist jedoch aufgefallen, dass beim Messen von Ugs,hs die Anstiegszeit 
von uds beim Ausschalten erstaunlich lang ist (22ns bei 100V). Als ich 
nur ugs,ls gemessen habe (der Tastkopf von ugs,hs war entfernt) war mit 
einem mal die Anstiegszeit halbiert. Erst dachte ich dass liegt an dem 
NoName Diff Tastkopf mit dem ich Ugs,hs gemessen hatte. Im Anschluss 
habe ich also Ugate mit einem "normalen" Tastkopf gemessen und über die 
Mathfunktion Ug-Uds,ls mir Ugs,hs errechnet. Aber: Das Ergebnis ist das 
Gleiche. Die Anstiegszeit beträgt 22ns!!
Also führe ich jetzt (leider) nur noch die Messung von Ugs,ls, uds und 
id durch. Ich sage deshalb leider, weil ich so nicht sehe was im HS Gate 
geschieht. Daher habe ich jetzt auch bei 200V Zwischenkreisspannung 
Schluss gemacht, für den Fall das mir die Platine nachher wieder um die 
Ohren fliegt.
Habt ihr eine Idee woran das liegen könnte (das die Anstiegszeit mit 
einem angeschlossenen Tastkopf zunimmt)?
Ich finde das sehr merkwürdig... Eigentlich legt ja nur die Kapazität 
Cgd des hs FETs sowie ig,hs das duds,hs/dt fest... Die Kapazität des 
Tastkopfes ist ja minimal und kann eigentlich nicht die Ursache sein..
Kein Plan!

So aber nun zu den Verläufen.
Was haltet ihr davon? Meint ihr ich kann die Zwischenkreisspannung noch 
a bissl erhöhen oder empfindet ihr die Überschwinger in der Gate Source 
Spannung des ls FET kritisch?
Die Schwellspannung liegt ja bei 1,1 - 1,3V... wenn die Messungen 
stimmen, bin ich bereits dadrüber...
Die Gate Source Spannung habe ich übrigens auch mit 390 Ohm (jeweils 
einmal an jeder Messspitze) bedämpft.

Achja Alex, danke nochmal für den Tip mit der Trip Zone Geschichte für 
den uC. Den Ansatz von MiWi finde ich klasse und werde ich in Verbindung 
mit der Trip Zone einbauen. Ich habe bei Texas den INA301 gefunden, 
finde ihn aber mit 1us ziemlich langsam. Ich dachte mir, nun gut hält 
mein FET 1us einen Brückenkurzschluss aus? Im Datenblatt sollte das SOA 
Diagramm des GS66506T Auskunft erteilen. Es sind dort 3 Kennlinien zu 
sehen, von denen nur 2 beschriftet sind mit: DC und 10us. Gilt für die 
oberste eine Pulsdauer von 1us?!?
Weiß das einer zufällig / ist das standardisiert?

Jut, dass war es erstmal von meiner Seite. Ich denke Donnerstag geht es 
dann mit dem neuen Layout los.

Schöne Grüße!

bis die Tage

Christian

[Al3ko -. (al3ko)]

Sieht für mich zum Teil immer noch nach Messstörungen aus, die in 
Wirklichkeit nicht vorhanden sind. Vor allem deine letzten Bilder "gnd1" 
- "gnd9" deuten darauf hin.

Da du sowieso demnächst eine neue Leiterplatte entwirfen wirst, würde 
ich an deiner Stelle ruhig versuchen, deinen jetzigen TSS bei höherer 
Zwischenkreisspannung zu fahren. Mehr als kaputt gehen kann er nicht - 
kommt halt darauf an, wie viele von den GaN Schaltern du noch auf 
Reserve hast.

Christian K. schrieb:
> Ich sage deshalb leider, weil ich so nicht sehe was im HS Gate
> geschieht.
Vielleicht auch besser so ;)
 Daher habe ich jetzt auch bei 200V Zwischenkreisspannung
> Schluss gemacht, für den Fall das mir die Platine nachher wieder um die
> Ohren fliegt.
No risk, no fun. Solange du genug Reserve FETs hast, und ne Schutzbrille 
trägst, sehe ich kein Problem damit. Ich habe in meiner ersten Schaltung 
Wochen und Monate damit verbracht, hochfrequente Störungen zu jagen, 
weil ich Bedenken hatte, dass meine Schaltung zerstört werden könnte. 
Letztendlich habe ich einen Geist gejagt und nie ernsthafte Probleme mit 
meinem Umrichter gehabt.
> Was haltet ihr davon?
Sieht besser aus
> Meint ihr ich kann die Zwischenkreisspannung noch
> a bissl erhöhen
Klar, nur zu
> oder empfindet ihr die Überschwinger in der Gate Source
> Spannung des ls FET kritisch?
Nein, denn bei deinem Messaufbau kann ich mir gut vorstellen, dass du 
zum Teil ebenfalls Geister jagst.
> Die Schwellspannung liegt ja bei 1,1 - 1,3V... wenn die Messungen
> stimmen, bin ich bereits dadrüber...
Wenn der FET einschaltet, siehst du das am ansteigenden Strom. Du kannst 
wahlweise dein Scope auf den Strom triggern lassen (das Lecroy Scope hat 
ne Smart Trigger Funktion, die man dafür verwenden kann). Dann siehst 
du, ob und wann ein Kurzschluss entsteht.
> Achja Alex, danke nochmal für den Tip mit der Trip Zone Geschichte für
> den uC. Den Ansatz von MiWi finde ich klasse und werde ich in Verbindung
> mit der Trip Zone einbauen. Ich habe bei Texas den INA301 gefunden,
> finde ihn aber mit 1us ziemlich langsam.
Du kannst dir deinen eigenen Schmitt Trigger bauen. Bei mir (inklusive 
Verzögerungszeit durch optic fiber) schaltet die PWM bei weniger als 
200ns aus. Bedenke, dass die Trip Zone am C2000 active low ist. Soll 
heißen, die Trip Zone wird aktiv, wenn das Signal am Pin von high auf 
low wechselt.

Ich hätte noch eine Frage an Miwi - sofern die Details nicht zu sehr 
Firmengeheimnisse verraten:

MiWi schrieb:
> und eins,
> das die Brücke asap abschaltet (50ns vom Komparatorausgang über 2x
> galvanische Trennung bis zum Gate...)
Könntest du die 2x galvanische Trennung ein wenig näher Erläutern?
Vor allem die 2x galv. Trennung würde mich interessieren.

Wenn es zu top secret ist, ist es okay ;)

[MiWi (Gast)]

Christian K. schrieb:

> nach den langen Tagen der Ratlosigkeit viele erfreuliche Nachrichten


wird ja schon - und belastbare Erfahrungen hast Du nun auch gemacht, was 
will die Entwicklerseele mehr... :-)

>
> Achja Alex, danke nochmal für den Tip mit der Trip Zone Geschichte für
> den uC. Den Ansatz von MiWi finde ich klasse und werde ich in Verbindung
> mit der Trip Zone einbauen.

ich weiß zwar nicht wie schnell der Trip-Zone -Input beim C2000 
funktioniert, wenn ich von einer vergleichbaren Funktion der von uns 
verwendeten uCs ausgehe ist das eine ziemlich flotte Abschaltung der 
Ausgänge. Aber immer noch langsam wenn es zur Sache geht.


> Ich habe bei Texas den INA301 gefunden,

Der INA301 ist ein interessantes Teil aber "relativ" langsam, 1uS & 
Delays  Brückenkurzschlußzeit bei einem möglichst niederimpedanten 
Layout - das ist quasi Schnarchlangsam und daher nicht gut.

Für einen Motor ist das ausreichend schnell, als Rettungsanker für einen 
Brückenkurzschluß zweier FETS, die binnen ns schalten und dahinter eine 
extrem niederimpedanten Spannungsquelle haben (Dein zukünftiges Layout) 
ist es... viel zu langsam.

Du hast ja keine große Spannung am Shunt, warum nimmst Du also nicht 
einen der ultraschnellen Komparatoren a al LT1016 und Nachfolger 
(LT17xx), die auch bei 3V3 binnen 3-5ns einen Überstrom erkennen können 
und das Gate abschalten?

Viel Erfolg

MiWi

[Christian K. (einglasvollwasser)]

Moin moin,

ich habe mich erst einmal dazu entschieden die Finger von dem TSS zu 
lassen und stattdessen beginne ich mit dem neuen Layout.

Ja genügend FETs sind noch da, aber wie gesagt: sobald ein Kurzschluss 
stattfindet, dann ist die ganze Platine hin weil die PADs von den FETs 
zerschmort sind - da geht nichts mehr mit neuen FETs drauflöten.

Das mit der Smart Trigger Funktion guck ich mir mal an.
Du meinst also bevor es richtig Peng macht, würde sich der 
Brückenkurzschluss bemerkbar machen und ein wenig mehr Verlustleistung 
verursachen, ohne das direkt etwas zerstört werden würde ?! :-D

Ja mal gucken wie der uC das Low Signal überhaupt verarbeitet und wie 
viel Zeit dafür benötigt wird.

Mir schweben gerade 3 Ideen im Kopf umher.

1.) Fertigbaustein INA301 und Verarbeitung mittels uC

2.) OP (Verstärkung der kleinen Spannung am Shunt) -> Komparator -> 
Isolator -> Flip Flop -> NAND Glied (PWM Signal des uC und Signal vom 
Flip Flop) -> liefern das PWM Signal -> vermutlich geringste 
Signallaufzeit?!

3.) OP (Verstärkung der kleinen Spannung am Shunt) -> Komparator -> 
Isolator -> uC

"Du hast ja keine große Spannung am Shunt, warum nimmst Du also nicht
einen der ultraschnellen Komparatoren a al LT1016 und Nachfolger
(LT17xx), die auch bei 3V3 binnen 3-5ns einen Überstrom erkennen können
und das Gate abschalten?"

Ganz einfach, ich habe bisher noch nicht sonderlich viel Erfahrung mit 
analogen und dann auch noch so schnellen Schaltungen. Ich habe dort 
(Linear) auch ein bissl gestöbert und sogar noch schnellere Komp. <1ns 
Prop Delay Zeit gefunden.
Es gibt jedoch solch eine Bandbreite an Auswahl das ich mich damit ein 
wenig überfordert fühle einen Richtigen auszusuchen. Außerdem habe ich 
bedenken, dass ich beim "Bau" einer eigenen Schaltung zur 
Fehlererkennung selbst Fehler (durch Einkopplung!?) einbaue - mit einem 
Fertigbaustein INA301 erhoffe ich mir, dass diese Fehler nicht auftreten 
und mir als Anwender mögliche Fehler minimiert werden. :-)

bis später

Christian

[MiWi (Gast)]

Christian K. schrieb:

> Das mit der Smart Trigger Funktion guck ich mir mal an.
> Du meinst also bevor es richtig Peng macht, würde sich der
> Brückenkurzschluss bemerkbar machen und ein wenig mehr Verlustleistung
> verursachen, ohne das direkt etwas zerstört werden würde ?! :-D

Wenn die Ursache ein Ansteuerungsfehler ist ist die Wahrscheinlichkeit 
hoch, daß es schützt, es muß aber sauschnell gehen.

Komparatorausgang so legen, daß er low ist wenn Überstrom und dann mit 2 
schnellen Dioden den Treiberausgang auf Low ziehen, gleichzeitig das 
Signal an den uC schicken. Der dreht die Treiber ein paar 10ns später 
ab. In der kurzen Zeit sollte der Komparatorausgang den Gatetreiberstrom 
schon packen, wenn nicht ein bischen nachhelfen...

>Ganz einfach, ich habe bisher noch nicht sonderlich viel Erfahrung mit
>analogen und dann auch noch so schnellen Schaltungen.

Dann wird es Zeit, wenn Du bei diesem Thema bleiben willst, ist aber 
nicht soooo schwer.

Da Du schnelle Signale messen kannst: warum nicht den LTirgendwas 
vorsehen und ins Layout werfen? So schwer ist das auch wieder nicht.

Und da die LT-Komparatoren auch gut im LT-Spice abgebildet werden kannst 
Du schon vorher einmal durchspielen wie das gehen könnte...

Die Zeit, die Du in die Simulation steckst hast Du durch nicht-Auslöten 
der Transistoren bald wieder herinnen...

Und ich würde - rückblickend auf das, was ich mache - gerade am Anfang 
so eines Projekts - nix ohne ausreichende Schutzschaltungen machen. Es 
braucht nur einen SW-Glitch geben und die Platine ist für den Kübel...

Viel Glück

MiWi

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

nun sind wieder ein paar Tage vergangen und ich melde mich jetzt wieder 
zu Wort.
Ich habe zuletzt die Tripzone Funktion des uC ausprobiert. Sie 
funktioniert wunderbar und zieht die PWM Ausgänge in 10 - 15ns auf low.
Ich bin dennoch skeptisch was die Überstromerkennung angeht. Wenn ich 
weiterhin meinen BNC Shunt verwende dann habe ich zwangsläufig 
zusätzlich zum Shunt einiges an Induktivität. Ich befürchte, dass 
bereits diese Induktivität ausreicht der meinen Komparator anschmeißt 
obwohl kein Kurzschlussfall vorliegt.
Ich habe außerdem mal mit GaN Systems (der Hersteller der 
Leistungshalbleiter) telefoniert und mich bzgl. der SOA erkundigt. In 
dem Datenblatt waren lediglich für 10us und für DC die Verläufe der SOA 
gegeben. Mir wurde nun noch ein plot zugesandt bei dem ist ersichtlich, 
dass bereits nach 200ns Kurzschlussfall der eGaN FET peng macht. Zudem 
wurde mir davon abgeraten eine Kurzschlussabschaltung zu verwenden und 
stattdessen auf ein gutes Layout zu setzen.
Momentan habe ich eine Kurzschlusserkennung nicht mit im Layout 
eingeplant.
Aber bis zur Platinenfertigung ist wohl noch eine Woche Zeit.

Ein neues Layout habe ich mittlerweile erstellt (Siehe Anhang). Dieses 
Mal ist es eine 4 lagige Platine. Im Anhang könnt ihr sie betrachten. 
Den Schaltplan habe ich ebenfalls angepasst. Ich verwende nun auch eine 
bipolare Spannungsversorgung (+6V / -3V) (man achte auf den DCDC Wandler 
von Murata, der ein Cio von 3pF besitzt ;-) ) und einen isolierten 
Treiber (der bekannte Si8271). Zusätzlich habe ich vor die DCDC Wandler 
(Spannungsversorgung der Treiber) eine Gleichtaktdrossel eingesetzt.

Auf Drängen von eurer Seite habe ich in dem Vierlagenlayout entsprechend 
große Kupferflächen eingesetzt und den switching node versucht so klein 
wie möglich auszuführen.

Da wäre auch schon meine erste Bitte an euch:
Ist es legitim meinen Switching Node unterhalb des lowside FET (K2) 
entlangzuführen oder ist das ein "NoGo" weil so der Gatekreis gestört 
werden könnte? Ich möchte ungern den switching node (sn) senkrecht nach 
unten und dann nach rechts führen, da ich so eine Kapazität zwischen DC- 
und sn habe.

Den Shunt habe ich auf die Rückseite gesetzt, bzw. setzen müssen, da 
ansonsten die Schleife zu groß werden würde (auf der top Seite 
platziert) (der Kühlkörper begrenzt die Schleife, da ich dort weder 
Shunt noch Kondensatoren darunter bekomme).

Apropros Shunt. Ich habe mir mal den link bzgl. der Shuntalternative 
angeschaut. Dabei handelt es sich aber nur um einen Doppelpulsversuch 
mit SMD Widerständen, die gewiss keine 12,5A dauerhaft abkönnen.
Ich werde mich aber nochmal bei Mouser umschauen was dort noch so zu 
finden ist.

Erstmal schöne Grüße und ich bin gespannt was ihr zu dem neuen (noch 
nicht fertigen - ich wollte noch mehr Kupfer mit einpflegen) Layout 
sagt.

Ah noch was: Von DC- vom Shunt zur BNC Buchse läuft ein einzelner Draht 
. Würdet ihr stattdessen eine Kupferfläche verwenden oder ist diese 
Variante, wie ich sie im Layout habe, besser?

Danke schonmal vorab

Machts gut!

Ciao

Christian

[Christian (Gast)]

So, nun ist die Schaltung auf dem Stand wie ich sie haben möchte.
Habt ihr eine Meinung dazu?
Ich überprüfe das Layout nochmals und dann wird sie Anfang der kommenden 
Woche bestellt.

Mich würde mal interessieren wie dünn ich das Leiterplattenmaterial 
(unabhängig vom Leiterplattenhersteller) wählen kann ohne dass ich 
Gefahr laufe, dass ich ein Abstandsproblem aufgrund der 400V 
Zwischenkreisspannung bekomme. Die Abstände in der horizontalen von 
1,3mm (bei 500V, Verschmutzungsgrad 1 -> ich rechne damit weil meine 
Schaltung einen Lacküberzug erhält und damit nicht verschmutzen dürfte) 
halte ich in jedem Fall ein.
Das wäre für mich mal äußerst interessant. Habt ihr hierzu Infos?

Danke schonmal vorab - ein schönes Wochenende wünsche ich schon mal!

Ciao

Christian

[Alexander (Gast)]

Christian K. schrieb:
> Ist es legitim meinen Switching Node unterhalb des lowside FET (K2)
> entlangzuführen oder ist das ein "NoGo" weil so der Gatekreis gestört
> werden könnte? Ich möchte ungern den switching node (sn) senkrecht nach
> unten und dann nach rechts führen, da ich so eine Kapazität zwischen DC-
> und sn habe.

Ich persönlich halte es für ein No Go, einen Schalter bzw. dessen Gate 
direkt über ein Potential zu führen, das mit >40V/ns springt. Habe das 
aber auch noch nie ausprobiert, und kann daher nicht sagen, wie schlimm 
die Folgen konkret sind.
Ich würde den rechten FET (K2) um 90 Grad drehen und direkt unter den 
high side FET packen. Das springende Potential kannst du dann 
anschließend direkt an die Drossel weiterführen ohne diese rechten 
Winkel einzubauen.
Die Überlappung mit der Massefläche könntest du anschließend beheben, 
indem du in der Massefläche eine Aussparung einfügst, um so die 
kapazitive Kopplung zu reduzieren.
Den Shunt würde ich niederinduktiv auf den Top Layer legen, um 
parasitäre Induktivitäten aufgrund von Vias zu vermeiden.

Wichtig ist auch, wie die Treiberstufe aussieht und mit dem FET 
verbunden ist. Das ist für mich schwer auf den Bildern zu erkennen.

[Christian K. (einglasvollwasser)]

Hallo Alexander,

das hatte ich mir am Freitag auch gedacht und habe daher die Schaltung, 
zumindest den switch node, angepasst (siehe meinen vorherigen Beitrag, 
die Aussparung sollte auf der topseite erkennbar sein).
Mein Bauchgefühl hat auch dagegen gesprochen den sn unterhalb des ls fet 
entlang zu führen.
Das mit dem Shunt wird a bissl schwierig, da mein Kühlkörper die 
Anbringung auf der topseite verhindert. bei entsprechend vielen vias 
mache ich mir bzgl. induktivität keine sorgen.
Ja das stimmt, auf der Bottomseite kann man leider nicht die Umrandungen 
und die Beschriftungen der Bauteile erkennen. Ich weiß nicht wie ich 
dies beim PDF Druck ändern kann.
Aber ich denke, kleiner hätte ich die Schleife nicht machen können.

Noch eine Frage: Ich habe immer wieder gelesen, dass an den Eingang des 
digitalen Isolators / bzw. digital ioslierten Treibers eine 
Gleichtaktdrossel eingesetzt wird um einen false turn on zu verhindern:
https://www.pes.ee.ethz.ch/uploads/tx_ethpublications/Keynote_Presentation_ITELEC_15_FINALFINAL_as_published_251015.pdf

S.31

und

http://e-collection.library.ethz.ch/eserv/eth:49239/eth-49239-02.pdf

S.122 f.

Dazu wird eine Gleichtaktdrossel (CMC), bestehend aus drei gleichsinnig 
miteinander gekoppelten Induktivitäten, verwendet (ACM2520-801-3P-T002).

Die CMC wird in den Signalpfad, den Vdd und GND Pfad hineingeschaltet.
Im Vdd Pfad fließt der Versorgungsstrom, in Signalpfad ein geringer 
Lade/ Entladestrom der Eingangskapazität des Isolators und in GND die 
Summe der beiden Ströme.

Jetzt frage ich mich ob ich die CMC hier überhaupt verwenden kann. 
Vorraussetzung ist doch, dass das eigentliche Signal nicht bedämpft wird 
und nur Gleichtaktsignale verringert werden. Die Ströme sind jedoch alle 
unterschiedlich und daher würde bereits bei einem Gegentaktsignal das L 
hochohmig werden. Sehe ich das richtig? Ich bin daher unschlüssig ob ich 
auch diese Filtermethode einsetzen soll.

Ich hatte ja bereits nach dem minimalen Isolationsabstand zwischen zwei 
Lagen gefragt. Auf 
http://www.magazines007.com/pdf/High-Voltage-PCDesign.pdf (S.16)
bin ich fündig geworden. Demnach sollte es kein Problem sein eine 0,8 mm 
dünne Platine mit 0,14 mm Abstand zwischen Top und 2ter Lage zu 
verwenden.

Schöne Grüße

Christian

[Christian K. (einglasvollwasser)]

Ich glaub ich habs (bzgl der CMC).

Ich hatte einen Denkfehler. Die Flüsse heben sich alle gegenseitig auf! 
Es sollte daher passen.

[Martin (Gast)]

Hallo Christian,

ich hab mir mal deine Schaltung ausgedruckt und etwas angeschaut. ich 
hab in das PDF die Punkte eingetragen die ich anders machen würde.
Generell:
a. Fläche des springenden Potetials so klein wie möglich halten. (Ist 
bei dir ja schwer möglich, weil ein Kühlkörper drauf muss.)
b. stichleitungen zum messen sind ok, aber bitte mit ausreichendendm 
abstand. Das bedeutet irgendwie das C abschätzen und das muss kleiner 
sein als das in der Umgebung des Fets. Ungefähr um den faktor 10.
Nun die Punkte aus dem PDF:

1. Bei Würth gibt es 12A Beads. Ich würde diese noch hinzufügen. 
vorallem am Ausgang um EMV-Störungen zu vermindern. weil:
2. Was ist denn die Grenzfrequenz deiner Spule? die muss das ganze dv/dt 
aufnehmen. kann die das? also es gebit so Impedanz/frequenz diagramme. 
wenn sie das nicht kann: Bead+kerko. (BTW: Meiner Meinung nach besteht 
ein Filter immer aus 2 Komponenten, L+C oder R+C oder L+R. Also auch be 
den beads Kerkos verwenden. weglassen kannst du sie immer noch.)
3. hat sich erübrigt, ich messe so hiside Gate Voltage:
a. Lowside gate gegen GND
b. Hiside Gate gegen Ground
c. Switchnode gegen GND
d. MATH: B.-C. = Hiside Gate Voltage.
Ich bin der Meinung das ein Tastkopf mit kurzer Gnd-Feder ausreicht.
4. Ich habe mal den Gate-Treibern ein Bead in die Versorgung gegeben um 
den Einfluss der C-DG (Miller!) auf die 5V-Versorgung zu verhindern.
5. ERNSTHAFT!?!? EIN BEAD iom GATE-KREIS? Never Ever! Was auch immer 
hier für ein Bead ist: Ich würde es nicht tun! ich denke es gibt genug 
application Notes in denen steht das Source induktivitäten eben zu False 
Turn On führen. Ebenso gilt das für Gate-Induktivitäten. wie kannst du 
sicher sein das dein Gatepotential im OFF-Zustand sehr niederohmig 
kurzgeschlossen ist? Einer der Haupt-Gründe für fals Turn-ON
Weiters kapier ich diese Kondensator Kombination nicht. aber soll so 
sein.
6. Wie gesagt, induktivitäten im Gatekreis = Nogo. Ausserdem: Ein 
Gate-Treiber ist auch "nur" eine Halbbrücke. Der Gatestrom fließt über 
source. Wenn du das Bead Eingebaut hast um Rückwirkungen der 
Miller-Kapazität zu mindern, dann muss ich sagen das funktioniert leider 
nicht.
7. Prüf mal ob du nicht 2-3 GaN's parallel schalten kannst. Vielleicht 
kommst du ohne Kühlkörper aus. Die rechnung ist einfach: Mehrkosten 
Mosfets < Kosten Kühlkörper (mit Lüfter)
8. Meiner Meinung nach sieht der Kondensator ganz unten keinen 
hochfrequenten Strom. Also der wird nie nachgeladen von dieser "dünnen" 
- Zuleitung. vielleicht kannst du die C's so anordnen das Jeder C den 
GANZEN zuleitungsstrom sieht. Also c3 wird besser nachgeladen als C7 bei 
gleichem Ablaufstrom.
9. Filter immer 2 Komponenten. diese C's sehr nahe zum Eingang! Sollten 
auf stabilem GND-Potenzial sitzen. (Ich würde sie nicht nahe zum 
Transistor setzen.) Übrigens Ausgangs C: Ist ein WIMA MKP oder ähnliches 
nicht manchmal besser!?
10. Vorschlag für ein Placing. Ich denke mit dem Placing beginnts, 
HF-Teile zam. Und ein kleiner Vorschlag für das Routing. Großer Zeichner 
vor dem Herren bin ich nicht, aber vielleicht inspirierts.

So, ich hoffe du kannst alles lesen, meine Handschrift ist eher... naja 
lala. Ich hoffe du kannst die anregungen ein bisschen brauchen.

Viele Grüße,
Martin

[Alexander (Gast)]

Hi Martin,
eine Anmerkung zu deiner Ansicht bezüglich der Ferrite Beads:
Martin schrieb:
> 5. ERNSTHAFT!?!? EIN BEAD iom GATE-KREIS? Never Ever! Was auch immer
> hier für ein Bead ist: Ich würde es nicht tun! ich denke es gibt genug
> application Notes in denen steht das Source induktivitäten eben zu False
> Turn On führen.
Vielleicht missverstehe ich die ganze Thematik bzw. deinen Einwand hier, 
aber ein Ferrite Bead am Gate des FETs kann in einigen Fällen durchaus 
Sinn ergeben. Und so steht es auch in vielen Application Notes, z.B.:
1.
https://www.fairchildsemi.com/application-notes/AN/AN-9005.pdf
2.
https://www.google.dk/url?sa=t&rct=j&q=&esrc=s&source=web&cd=3&cad=rja&uact=8&ved=0ahUKEwjCq7bO2-TSAhUG2CwKHSujBQwQFggqMAI&url=https%3A%2F%2Fwww.microsemi.com%2Fdocument-portal%2Fdoc_download%2F14693-eliminating-parasitic-oscillation-between-parallel-mosfets&usg=AFQjCNHiaOIT_SOdW5PW_ci9bFakrQQr5w&bvm=bv.149760088,d.bGg

> Ebenso gilt das für Gate-Induktivitäten. wie kannst du
> sicher sein das dein Gatepotential im OFF-Zustand sehr niederohmig
> kurzgeschlossen ist?
Anhand des definierten Frequenzgangs des Ferrite Beads. Niederhohmisch 
bei niedrigen Frequenzen, und dann ne hohe Impedanz an der definierten 
Resonanzfrequenz.

Grundsätzlich bin ich der Ansicht, dass das Layout so gut sein sollte, 
dass man ein Ferrite Bead am Gate nicht brauchen sollte. Als ein No-Go 
würde ich es dennoch nicht bezeichnen.

Gruß,

PS:
Christian, ich würde mich freuen, wenn du uns mit deinen neuen Messungen 
auf dem laufenden halten würdest.

Ein abschließender Tipp von mir:
Ich würde die BNC Buchsen  ein wenig näher an den Messpunkt platzieren - 
so nah wie möglich. Bedenke, dass du entsprechend eine gewisse 
Induktivität in deiner Messleitung hast. Ein paar nH können bereits die 
Messung verfälschen.

[Martin (Gast)]

Hi,

Also ja ich möchte meine brutale ausdrucksweise etwas relativieren und 
sorry, das mein Beitrag so "knapp" verfasst ist.

Alexander schrieb:
> Hi Martin,
> eine Anmerkung zu deiner Ansicht bezüglich der Ferrite Beads:
> Martin schrieb:
>> 5. ERNSTHAFT!?!? EIN BEAD iom GATE-KREIS? Never Ever! Was auch immer
>> hier für ein Bead ist: Ich würde es nicht tun! ich denke es gibt genug
>> application Notes in denen steht das Source induktivitäten eben zu False
>> Turn On führen.
> Vielleicht missverstehe ich die ganze Thematik bzw. deinen Einwand hier,
> aber ein Ferrite Bead am Gate des FETs kann in einigen Fällen durchaus
> Sinn ergeben. Und so steht es auch in vielen Application Notes, z.B.:
> 1.
> https://www.fairchildsemi.com/application-notes/AN/AN-9005.pdf
> 2.
> 
https://www.google.dk/url?sa=t&rct=j&q=&esrc=s&source=web&cd=3&cad=rja&uact=8&ved=0ahUKEwjCq7bO2-TSAhUG2CwKHSujBQwQFggqMAI&url=https%3A%2F%2Fwww.microsemi.com%2Fdocument-portal%2Fdoc_download%2F14693-eliminating-parasitic-oscillation-between-parallel-mosfets&usg=AFQjCNHiaOIT_SOdW5PW_ci9bFakrQQr5w&bvm=bv.149760088,d.bGg
>
Ich habe beide Application Notes gelesen, ich muss zugeben ich kannte 
diese Vorgehensweise nicht. Ich habe auch mit Beads im gate-Kreis mal 
experimentiert, aber das hats oft nur schlimmer gemacht.
Beide Papers erklären meiner Meinung nach nicht restlos warum das Bead 
im Gate-Kreis dämpft. Aber ich habe es nur überflogen und es mag 
Anwendungsfälle geben wo das stimmt und funktioniert!

>> Ebenso gilt das für Gate-Induktivitäten. wie kannst du
>> sicher sein das dein Gatepotential im OFF-Zustand sehr niederohmig
>> kurzgeschlossen ist?
> Anhand des definierten Frequenzgangs des Ferrite Beads. Niederhohmisch
> bei niedrigen Frequenzen, und dann ne hohe Impedanz an der definierten
> Resonanzfrequenz.
Jap, Beads sind im DC-Kreis niederohmig. Ja das stimmt. Aber ich dachte 
es geht eben genau darum bei schnellen Transienten das Aufladen des 
Gates zu verhindern. Schnelle transiente soll CGD aufladen (UGD) wo soll 
der Strom hin? -> ins Gate: d.h. er lädt das gate auf (über CGD) wenn 
jetzt ein Bead im Gate-Zweig ist, dann fließt der strom SICHER ins Gate. 
und nicht in den kurzgeschlossenen Gate-drive. Ich rede jetzt vom 
Einschalten, also der Low-High Trasition.


> Grundsätzlich bin ich der Ansicht, dass das Layout so gut sein sollte,
> dass man ein Ferrite Bead am Gate nicht brauchen sollte. Als ein No-Go
> würde ich es dennoch nicht bezeichnen.
Ich schließe mich dem Voll an! No-go war vielleicht etwas hart und wenn 
nur auf mich bezogen. Also ich würde es so nicht machen. ;-)

Generell mein beitrag etwas reisserisch geschrieben, aber das liegt 
daran das ich wenig Zeit finde das ausführlich zu beschreiben. Trotzdem 
finde ich das Thema hochinteressant und würde mich auch freuen wenn es 
weitere ergebnisse gibt!

Viele Grüße!

[MiWi (Gast)]

Christian schrieb:
> So, nun ist die Schaltung auf dem Stand wie ich sie haben möchte.
> Habt ihr eine Meinung dazu?
> Ich überprüfe das Layout nochmals und dann wird sie Anfang der kommenden
> Woche bestellt.
>
> Mich würde mal interessieren wie dünn ich das Leiterplattenmaterial
> (unabhängig vom Leiterplattenhersteller) wählen kann ohne dass ich
> Gefahr laufe, dass ich ein Abstandsproblem aufgrund der 400V
> Zwischenkreisspannung bekomme. Die Abstände in der horizontalen von
> 1,3mm (bei 500V, Verschmutzungsgrad 1 -> ich rechne damit weil meine
> Schaltung einen Lacküberzug erhält und damit nicht verschmutzen dürfte)
> halte ich in jedem Fall ein.
> Das wäre für mich mal äußerst interessant. Habt ihr hierzu Infos?
>
> Danke schonmal vorab - ein schönes Wochenende wünsche ich schon mal!
>
> Ciao
>
> Christian

Sorry für`s offline sein (und für den Rest der Woche auch bleiben) 
nachdem ich vorher so intensiv geschrieben habe - hier ist derzeit 
zuviel los um sinnvoll auf Deiner Baustelle mitdenken und -schreiben zu 
können.

Grüße & Viel Erfolg

MiWi

[Christian K. (einglasvollwasser)]

Guten Abend miteinander,

danke für eure Antworten!

1./2.) Warum eine Spule in Reihe zu einer Spule schalten?
Die Resonanzfrequenz meiner Spule liegt bei fr=4,87MHz (mit Lackdraht 
bewickelt) fr =3,16 MHz (mit Litze).
Ich habe mir daraus die Ersatzschaltbildparameter berechnet:
Cp=9,5pF
L=112,5uH
Rp=30,54kOhm
-> für Lackdrahtwicklung

BTW: Meiner Meinung nach besteht
ein Filter immer aus 2 Komponenten, L+C oder R+C oder L+R. Also auch be
den beads Kerkos verwenden. weglassen kannst du sie immer noch.

-> Der Ausgangsfilter ist doch ein L und ein C?!

"3. hat sich erübrigt, ich messe so hiside Gate Voltage:
a. Lowside gate gegen GND
b. Hiside Gate gegen Ground
c. Switchnode gegen GND
d. MATH: B.-C. = Hiside Gate Voltage.
Ich bin der Meinung das ein Tastkopf mit kurzer Gnd-Feder ausreicht."

Ich habe mir VIAs gesetzt, damit ich auch so messen kann, wie du es 
beschreibst. Zusätzlich habe ich zwei Pfostenstecker (einzelne 
Stiftleistenkontakte) am Gate platziert, um so mit dem oben erwähnten 
AP033 weiterhin die Gate Source Spannung messen zu können.

Ich bin der Meinung das ein Tastkopf mit kurzer Gnd-Feder ausreicht.
Das habe ich auch vor! -> 
http://de.rs-online.com/web/p/oszilloskop-tastkopfe-zubehor/4376575/

4. Ich habe mal den Gate-Treibern ein Bead in die Versorgung gegeben um
den Einfluss der C-DG (Miller!) auf die 5V-Versorgung zu verhindern.
-> Das habe ich jetzt nicht verstanden.

5.)
siehe Alex Antwort - danke!
"wie kannst du
sicher sein das dein Gatepotential im OFF-Zustand sehr niederohmig
kurzgeschlossen ist?"
-> Der maximale DC Widerstand ist bei den Beads die ich verwende 7 mOhm, 
das sollte also passen :-) -> 
http://www.mouser.de/ProductDetail/Murata-Electronics/BLM18KG260TN1D/?qs=sGAEpiMZZMtdyQheitOmRXSJQmB4bA1ykgz0SuqLwH8=

6. Wie gesagt, induktivitäten im Gatekreis = Nogo. Ausserdem: Ein
Gate-Treiber ist auch "nur" eine Halbbrücke. Der Gatestrom fließt über
source. Wenn du das Bead Eingebaut hast um Rückwirkungen der
Miller-Kapazität zu mindern, dann muss ich sagen das funktioniert leider
nicht.
-> bei meiner aktuellen Schaltung funktioniert das ausgezeichnet und 
bringt richtig Ruhe ins Gate (siehe die letzten Oszillogramme)

7. Die eGaN FETs sind noch neu und kosten 17€ (GS66506T) das Stück bei 
Mouser ;-) Der Kühlkörper war da günstiger.

8. 8. Meiner Meinung nach sieht der Kondensator ganz unten keinen
hochfrequenten Strom. Also der wird nie nachgeladen von dieser "dünnen"
- Zuleitung. vielleicht kannst du die C's so anordnen das Jeder C den
GANZEN zuleitungsstrom sieht. Also c3 wird besser nachgeladen als C7 bei
gleichem Ablaufstrom.

Der hochfrequente Strom fließt doch immer dann wenn K1 ein/ausschaltet. 
Der Strom sucht sich den niederimpedantesten Weg. Das wird zunächst der 
1n dann der 10n und dann der 100nF Kerko sein, die Distanz der anderen 
1uF C´s ist doch bei allen gleich innerhalb der Kommutierungsschleife. 
Ich denke dass sich die 1uF C´s gleichmäßig den hochfrequenten Anteil 
aufteilen.

Eine Überlegung die ich zuletzt einmal angestellt hatte war folgende: 
Den Zwischenkreis aufteilen. 2-3 Cs direkt am Highside FET zu platzieren 
um damit die Hot Loop so gering wie möglich auszulegen. Die Cs müssen 
dazu unterhalb des Kühlkörper und der AlN Plättchen passen. -> leider 
habe ich keine so flachen Cs finden können...
und dann in einiger Entfernung befindet sich dann ein entsprechend 
großer Folienkondensator... In einem Paper stand was davon, dass das 
kleine C (direkt am hs fet) ca. 100 mal so groß sein sollte wie die 
Ausgangskapazität des FETs.

Aber jetzt nochmal zurück zu den Grundlagen:
Das C ist richtig dimensioniert, wenn ich die positive (bzw. negative) 
Stromzeitfläche (innerhalb einer Periode) als Grundlage definiere und 
mir anschliessend die entsprechende Welligkeit festlege - korrekt?

9. Filter immer 2 Komponenten.
-> Was meinst du damit? Kerko + Folie?
diese C's sehr nahe zum Eingang! Sollten
auf stabilem GND-Potenzial sitzen.-> das tun sie, denke ich zumindest

 (Ich würde sie nicht nahe zum
Transistor setzen.) Übrigens Ausgangs C: Ist ein WIMA MKP oder ähnliches
nicht manchmal besser!?


10. danke für deine Mühen Martin, aber das Platinenlayout ist jetzt so 
gut wie abgeschlossen. Eine Sache werde ich noch mit einfließen lassen: 
Du hast geschrieben, dass die Rückleitung von DSK+ auch parallel geführt 
(mehrere Lagen) werden könnte -> das stimmt, das reduziert mir weiter 
mein R von der Leitung und verringert damit die Kupferverluste.
Ich dachte das Udsk (Ausgangsspannung) direkt umhüllt von GND noch eine 
zusätzliche Filterwirkung bezweckt. Das tut es auch, aber ist 
wahrscheinlich nicht so sehr an der Stelle erforderlich wie zwischen Uz 
und GND!

Achja, bzgl. des 10kOhm Widerstand: Ich glaube der ist nur ne ESD 
Schutzmaßnahme. Was ist wenn die Schaltung aus ist und du dich 
zufälliger weise am Gatekreis entlädst? Der Gatetreiber ist aus d.h. der 
ls fet des Gatetreiber (nmos) sperrt. Der 10kOhm Widerstand bietet so 
eine Möglichkeit das Gate low zu halten. Ich hab das irgendwann mal 
aufgeschnappt, bzgl. der Korrektheit bin ich mir jedoch nicht sicher. In 
der Application Note zu den eGaN FETs wird dieser Widerstand verwendet. 
Also verwende ich den Widerstand auch! :-)

Was haltet ihr eigentlich davon den Switching Node auch über mehrere 
Lagen zu führen? Ebenfalls ein No Go? Immerhin sinken so auch die 
Kupferverluste.


"Ein abschließender Tipp von mir:
Ich würde die BNC Buchsen  ein wenig näher an den Messpunkt platzieren -
so nah wie möglich."

Di BNC Buchsen sind SMA Buchsen und sind lediglich für das PWM Signal 
gedacht. Ich verwende für die Messung keine BNC Buchsen mehr. Der 
Abgriff der Messsignale erfolgt über die oben erwähnte GND Feder.

Und ja, gerne. Ich halte euch auf dem Laufenden. Ich habe mir heute mal 
Angebote eingeholt... für 10 Platinen von 430 - 1700€ alles dabei :-)

"Aber ich dachte
es geht eben genau darum bei schnellen Transienten das Aufladen des
Gates zu verhindern"

Ah ok, jetzt verstehe ich dein Problem! Stimmt, aber ka! Gut bedacht.

"Grüße & Viel Erfolg"

Danke danke und jetzt gut Nacht!

Ciao

Christian

[MiWi (Gast)]

Christian K. schrieb:

> Und ja, gerne. Ich halte euch auf dem Laufenden. Ich habe mir heute mal
> Angebote eingeholt... für 10 Platinen von 430 - 1700€ alles dabei :-)

Frag einmal bei Ätzwerk in München an....

Grüße

MiWi

[Alexander (Gast)]

MiWi schrieb:
> Christian K. schrieb:
>
>> Und ja, gerne. Ich halte euch auf dem Laufenden. Ich habe mir heute mal
>> Angebote eingeholt... für 10 Platinen von 430 - 1700€ alles dabei :-)
>
> Frag einmal bei Ätzwerk in München an....

Alternativ Small Batches 4 Layer bei ITEAD. Die Anforderungen an das 
Layout sind jetzt nicht so spektakulär, und da es an die Uni geliefert 
wird, muss man nicht mal Zoll bezahlen und bekommt alles in etwas mehr 
als 1 Woche.

[Christian K. (einglasvollwasser)]

Danke, aber ich habe bereits bei Multi Circuit Boards die Platine 
bestellt. Beim nächsten mal vlt. in Shenzen / China :-)

Mal ne kurze Frage zur angesprochenen SMART Trigger Funktion des 
Oszis...
Ich hatte mir das so vorgestellt, dass ich dauerhaft auf den Strom 
triggere und zusätzlich eine Bedingung definiere, wenn der Strom einen 
oberen Grenzwert überschreitet, dass dann eine Singleshotmessung 
durchgeführt wird. Ist das möglich? Mit dem was ich bisher im Manual 
gelesen habe bin ich der Meinung: nein.
Es wäre schön wenn ihr mir das Gegenteil bestätigen würdet ;-)

Danke und schönen Abend.

Ciao

Christian

[Alexander (Gast)]

Christian K. schrieb:
> Ich hatte mir das so vorgestellt, dass ich dauerhaft auf den Strom
> triggere und zusätzlich eine Bedingung definiere, wenn der Strom einen
> oberen Grenzwert überschreitet, dass dann eine Singleshotmessung
> durchgeführt wird. Ist das möglich? Mit dem was ich bisher im Manual
> gelesen habe bin ich der Meinung: nein.
> Es wäre schön wenn ihr mir das Gegenteil bestätigen würdet ;-)
Ich weiß nicht, ob das so möglich ist. Ggf. die "Runt" Funktion unterm 
Smart Trigger Menü?
Auch weiß ich nicht, ob du doppelt triggern kannst. Bei dir hört sich 
das so an, als ob du fortlaufend auf deinen Strom triggern willst, und 
dann noch mal einen weiteren Triggerpunkt setzt, wenn der Überstrom 
stattfindet.

Du könntest ggf. die Drain Source Spannung des LS FETs messen, und 
mittels Glitch im Smart Type einen minimalen Tastgrad einstellen. Beim 
Kurzschluss hättest du diese Bedingung erfüllt.

Vielleicht hilft dir das hier weiter:
http://cdn.teledynelecroy.com/files/appnotes/an_001.pdf

[Christian K. (einglasvollwasser)]

Hi,

die Bestellungen für die neue Platine sind raus - so bleibt mir jetzt 
noch ein wenig Zeit mich meiner alten Schaltung zuzuwenden und diese 
auszureizen.

Bzgl. des Triggers:
Danke Alex aber ich habe es jetzt anders probiert.
Ich habe schrittweise mit einer Single Shot Messung die 
Zwischenkreisspannung um 25V erhöht.
Wenn das Oszi nicht ausgelöst hat, war ich safe, dass der Strom nicht 
die kritische Schaltschwelle überschritten hat.
Bis 300V läuft der Wandler ohne in die Luft zu fliegen.

Oberhalb von 300V konnte ich ihn heute nicht testen, da die Quelle nur 
300V kann...
Ich verwende daher jetzt ein Regatron TC.GSS.32.600.4WR.S
Ich habe es vorhin angeschlossen und nur kurz einen Funktionscheck 
durchgeführt.
Was mir dabei aufgefallen ist, ist dass der Eingangsstrom noch 
hässlicher aussieht als voher.
Man sieht jetzt noch eine Schwingung von 50us (20kHz) -> das wird wohl 
vom Regatron kommen -> und eine überlagerte Schwingung mit 10us (das 
entspricht der Periodendauer meines Wandlers).
Zuvor (mit dem Sorensen) hatte ich lediglich eine Schwingung innerhalb 
des Eingangsstromes mit 10us Periodendauer.

Nun ist der Strom stärker am zappeln und wirkt sich somit auch auf die 
Zwischenkreisspannung aus. Auch die Pulsbreite schwankt nun minimal.
Ist das in irgendeinerweise, außer der EMV, kritisch für den Betrieb des 
Wandlers? (Schwingung des Eingangsstromes)
Ich werde den Eingangszwischenkreis morgen noch etwas erhöhen (momentan 
sinds 3uF - das sind die Kerkos auf dem Board).

Erfreulich ist, dass die Schaltung jetzt, seitdem ich Ferritperlen 
verwende und einen korrekten Systemaufbau habe, (nicht mehr den uC über 
das Oszi versorge ;-)) läuft und es (noch) zu keinen Glitches mehr 
kommt.

Die Schaltverläufe Ein/Ausschalten seht ihr im Anhang.

Was mir heute wieder aufgefallen ist, ist die Veränderung der Gate 
Source Spannung - also ein Problem bei der Regelung des LDOs auf die 6V. 
Mit steigender Zwischenkreisspannung nimmt auch die Gate Source Spannung 
zu. Nachdem ich den Ausgang des LDOs mit einem 1k Widerstand beschaltet 
habe, läuft er jetzt stabiler. Vermutlich braucht der LDO einen gewissen 
Strom, damit er sauber regeln kann. Bei 300V kratze ich dennoch schon 
fast an den 7V... (Ausschaltenverhalten_50V-300V_ugs.png) -> dort seht 
ihr die Schankungsbreite von ugs.. -> oder auch nur ein Messfehler mit 
dem AP033?!

Noch eine Frage zum Verlauf der Drain Source Spannung beim Ausschalten. 
Mich würde interessieren, weshalb die Spannug kurz vor dem Erreichen der 
Zwischenkreisspannung so langsam ansteigt. Ich hätte eher damit 
gerechnet, dass die Spannung dort am schnellsten ansteigt, weil Cgd dort 
am geringsten ist. Vielleicht ein Einfluss der Ferritperle auf den 
Gatestrom ?(reduziert den Gatestrom?!?) Aber eigentlich ja nicht... 
während des Millerplateaus ist die Gate Source Spannung ja konstant und 
demzufolge auch der Gatestrom... oder kommt hier die du/dt Problematik 
zum tragen und der Ausschaltvorgang verzögert sich, da durch den 
kapazitiven Strom durch Cgd das Gate leicht geladen wird 
(Ausschaltenverhalten_50V-300V_ugs.png) - leichter Anstieg von Ugs 
während des du/dt?

Da sich meine Gate Source Spannung am lowside Schalter nicht konstant 
verhält, habe ich mir gezwungener Maßen auch die Versorgungsspannung 
meines hs FETs angeguckt. Wenn ich mir die Oszibilder angucke, dann kann 
ich ehrlich gesagt nicht glauben, dass tatsächlich solch eine 
Welligkeit, wie dort zu sehen, tatsächlich 
auftritt(170v_hs_versorgung2.jpg) ->
grün: Versorgungspannug hs Treiber
cyan: ugs ls
rot: uds ls
geld: id
-> gemessen mit Differenztastkopf

Wenn die Spannung dort tatsächlich so schwankt, dann müssten enorme 
Ströme fließen, was ja nicht der Fall ist. 20uF! am Ausgang des LDO 
sollten meiner Meinung nach mehr als genung sein für den LDO des HS 
Treibers (vorher 13uF).
Messproblem? (ich habe die Spannung sowohl mit einem Differenztastkopf 
gemessen und mit zwei passiven Tastköpfen via Differenzbildung 
(170v_hs_versorgung1.jpg, orange ist die Versorgungsspannung)-> es tritt 
das gleiche Verhalten auf, jedoch sind die Peaks dann, wenn beim 
Differenztastkopf die Minimas sind...

Euch erstmal einen schönen Abend

Ciao

Christian

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

nach einer langen Pause melde ich mich wieder zu Wort. Die neue Platine 
ist eingetroffen, bestückt, inbetriebgenommen und teilweise getestet. 
Der Doppelpulstest ist sehr zufriedenstellend. Das Einschalten erfolgt 
mit 0 Ohm in ca. 2 ns. (brutal schnell wie ich finde) Das Ausschalten 
dauert mehr als doppelt so lang (ist aber sehr stark Laststrom 
abhängig). Im Dauerbetrieb arbeite ich natürlich nicht mit so einem 
niedrigen Einschaltwiderstand aufgrund der dudt Problematik. Der Wandler 
läuft jetzt bei 400 V stabil. Ich denke die negative Spannungsversorgung 
des Treibers hat dazu beigetragen. Bis 2,1kW konnte ich den Wandler 
betreiben. Bei 2,2kW hat es dann peng gemacht. Die Ursache ist auch hier 
wieder das zu hohe dudt. Wie gesagt, der Ausschaltmoment ist hier 
problematisch und bei hohen Lastströmen wurde das dudt zu groß und das 
Gate hat sich zu weit aufgeladen (siehe Anhang). Aber ich denke auch das 
bekomme ich hin (langsamer ausschalten). Der Wirkungsgrad kann sich, 
denke ich, sehen lassen. von 700W - 2kW >98% ist recht fein. (98.8% ist 
Peak, gemessen mit dem Power Analyzer PPA5500). Die Induktivität der 
heißen Schleife ohne Shunt habe ich aus der Spannungsoszillation während 
des Ausschaltvorgangs errechnet und ich erhalte 2,4nH. Nun wird die 
Platine im Parallelbetrieb getestet und dann folgt noch eine 
Temperaturmessung und dann ist in 6 Wochen Abgabe. Mal gucken ob ich 
meine Abschlussarbeit dann hier posten kann. Würde ich ganz gerne, zumal 
ich dadurch sicherlich auch etwas Feedback erhalten würde... Mal etwas 
anderes. In 
http://e-collection.library.ethz.ch/eserv/eth:49239/eth-49239-02.pdf 
habe ich gelesen, dass die Gateinduktivität aus Ciss und der 
Oszillationsfrequenz ermittelt werden kann (S.127). Ist diese 
Vorgehensweise korrekt und üblich? Das ist bisher die einzige Quelle die 
Lgate derart errechnet. Das scheint dann wohl auch nur für das 
Ausschalten zu gelten, gell?

Im Anhang, einmal die drei Größen Id, Uds und Ugs bei 1kW, 1,5kW und 2kW 
im Ausschaltmoment.

schöne Grüße

Christian

[Al3ko -. (al3ko)]

Hi Christian,
Christian K. schrieb:
> Der Doppelpulstest ist sehr zufriedenstellend. Das Einschalten erfolgt
> mit 0 Ohm in ca. 2 ns. (brutal schnell wie ich finde) Das Ausschalten
> dauert mehr als doppelt so lang (ist aber sehr stark Laststrom
> abhängig).
Das klingt merkwürdig, dass das Ausschalten mehr als doppelt so lang 
dauert. Wie sind die entsprechenden Schaltenergien?
Grundsätzlich sollten die Einschaltenergien höher sein als die 
Ausschaltenergien.

> betreiben. Bei 2,2kW hat es dann peng gemacht. Die Ursache ist auch hier
> wieder das zu hohe dudt.

> Wie gesagt, der Ausschaltmoment ist hier
> problematisch und bei hohen Lastströmen wurde das dudt zu groß und das
> Gate hat sich zu weit aufgeladen (siehe Anhang). Aber ich denke auch das
> bekomme ich hin (langsamer ausschalten).
Alternativ (kannst du ja ins Kapitel "Ausblick" reinsetzen) ein 
bipolartransistor hinzufügen, der den Strom zu absorbieren. Schau dir 
dazu Bild 7 in der App Note an:
http://www.infineon.com/dgdl/Infineon-AN2006_01_Driving_IGBTs_with_unipolar_gate_voltage-AN-v1.0-en.pdf?fileId=db3a304412b407950112b40ed1711291
> Der Wirkungsgrad kann sich,
> denke ich, sehen lassen. von 700W - 2kW >98% ist recht fein. (98.8% ist
> Peak, gemessen mit dem Power Analyzer PPA5500).
Prinzipiell ist der PPA5500 sehr unzuverlässig, was 
Wirkungsgradmessungen angeht. Kannst du / könnt ihr aber nicht wissen, 
von daher ist das schon okay so. Grundsätzlich würde ich bei DC/DC 
Wandlern jedoch auf high precision Multimeter oder kalorimetrische 
Messungen setzen. Nur so am Range.
Denk außerdem an die Fehlerrechnung - da kommt einiges zusammen.

Die Induktivität der
> heißen Schleife ohne Shunt habe ich aus der Spannungsoszillation während
> des Ausschaltvorgangs errechnet und ich erhalte 2,4nH. Nun wird die
> Platine im Parallelbetrieb getestet
Was ist Parallelbetrieb? Interleaved oder wirklich parallel?
> und dann folgt noch eine
> Temperaturmessung und dann ist in 6 Wochen Abgabe.
Endspurt!
> Mal gucken ob ich
> meine Abschlussarbeit dann hier posten kann. Würde ich ganz gerne, zumal
> ich dadurch sicherlich auch etwas Feedback erhalten würde... Mal etwas
> anderes.
Ich würde die Arbeit gerne lesen. Wäre cool, wenn du die irgendwie 
zukommen lassen könntest.
 In
> http://e-collection.library.ethz.ch/eserv/eth:49239/eth-49239-02.pdf
> habe ich gelesen, dass die Gateinduktivität aus Ciss und der
> Oszillationsfrequenz ermittelt werden kann (S.127). Ist diese
> Vorgehensweise korrekt und üblich? Das ist bisher die einzige Quelle die
> Lgate derart errechnet. Das scheint dann wohl auch nur für das
> Ausschalten zu gelten, gell?
Die Gateinduktivität sollte in erster Linie vom Aufbau und vom Gehäuse 
abhängig sein, und ist daher gleich unabhängig obs Ein- oder Ausschalten 
ist. Ob die Vorgehensweise der ETH korrekt ist, weiß ich nicht. Ich 
persönlich habe meine Bedenken.
Wenn du lediglich PCB Induktivität vom Treiber zum FET wissen willst 
(und den Werten des Herstellers bezglich Package Induktivitäten 
glaubst), kannst du alternativ einen low ESL Kondensator anstelle des 
FETs verwenden, und den Frequenzgang messen. Dann siehst du die 
Resonanzfrequenz und weißt bei gegebenem C entsprechend die Induktivität 
der Leiterplatte.

[Christian K. (einglasvollwasser)]

Hi Al3ko,

"Das klingt merkwürdig, dass das Ausschalten mehr als doppelt so lang
dauert. Wie sind die entsprechenden Schaltenergien?
Grundsätzlich sollten die Einschaltenergien höher sein als die
Ausschaltenergien."

Die Schaltenergien muss ich noch berechnen. Ja gut, beim Ausschalten 
kommt ja noch hinzu, dass die Kapazität des HS FET während des dudt 
geladen wird. Demzufolge verringert sich der Drainstrom dramatisch. Beim 
Einschalten verhält es sich genau umgekehrt, es kommt zu einer 
Stromspitze. Ich bin mal gespannt was raus kommt.

"Prinzipiell ist der PPA5500 sehr unzuverlässig, was
Wirkungsgradmessungen angeht. Kannst du / könnt ihr aber nicht wissen,
von daher ist das schon okay so. Grundsätzlich würde ich bei DC/DC
Wandlern jedoch auf high precision Multimeter oder kalorimetrische
Messungen setzen. Nur so am Range.
Denk außerdem an die Fehlerrechnung - da kommt einiges zusammen.
"

Wir haben noch einen Power Analyzer von Yokogawa rumstehen - der ist 
jedoch in einem Testaufbau verbaut. Mir wurde daher dieser angepriesen. 
Im worstcase betrug die Schwankung während der Messung 10W.

"Was ist Parallelbetrieb?"
Interleaved!
Habe jetzt zwei Wandler. Ich frag mich ob es dabei zu Problemen kommen 
kann?!
Laut meinem Betreuer reicht die prinzipielle Funktionsweise. Ich würds 
aber cooler finden, wenn ich die Leistungs auch mal hochdrehen kann, und 
dann den Punkt herausfinde, andem es sich lohnt einen 2ten Wandler 
hinzuzuschalten.

"Wenn du lediglich PCB Induktivität vom Treiber zum FET wissen willst
(und den Werten des Herstellers bezglich Package Induktivitäten
glaubst), kannst du alternativ einen low ESL Kondensator anstelle des
FETs verwenden, und den Frequenzgang messen. Dann siehst du die
Resonanzfrequenz und weißt bei gegebenem C entsprechend die Induktivität
der Leiterplatte."

Und was machst du hier mit den Zuleitungen? Misst du die anschließend 
separat und ziehst diese Impedanz von der Gesamtimpedanz ab?

Heute habe ich zum ersten Mal eine Doppelpulsmessung durchgeführt, bei 
dem ich den hs fet schalte und am ls messe. Ich wollte das Verhalten von 
Ugs,ls während des dudt beim ein- und ausschalten untersuchen. Da ich 
die Schaltung sowohl als HSS als auch als TSS benutze, so wäre es schön 
eine Gatekonfiguration zu finden, die für beide Betriebsarten fehlerfrei 
funktioniert (für hs und ls identisch). Bei 20Ohm (on) und 5 Ohm (off) 
haben sich meine FETs bei 17,5A verabschiedet. Es ist zum Haareraufen. 
Mir ist bewusst, dass im TSS Betrieb Synch FET einen möglichst 
niederohmigen Gatewiderstand braucht ... Bisher hatte ich stets 0,47 
Ohm, da so das Gate auch schön low (während des schaltens) geblieben 
ist... Ich denke ich werde das für die restlichen Messungen auch so 
lassen. Wenn ich die Betriebsweise ändere, dann werde ich die 
Gatewiderstände daran anpassen -.-

Jut, dann erstmal ein schönes Wochenende.

Ciao

Christian

[Al3ko -. (al3ko)]

Christian K. schrieb:
> Die Schaltenergien muss ich noch berechnen. Ja gut, beim Ausschalten
> kommt ja noch hinzu, dass die Kapazität des HS FET während des dudt
> geladen wird. Demzufolge verringert sich der Drainstrom dramatisch. Beim
> Einschalten verhält es sich genau umgekehrt, es kommt zu einer
> Stromspitze. Ich bin mal gespannt was raus kommt.
Ja, der Strom spiel natürlich auch noch mal eine Rolle. du/dt alleine 
reicht nicht aus, also noch mal die Energien dazu ausrechnen.

> Wir haben noch einen Power Analyzer von Yokogawa rumstehen - der ist
> jedoch in einem Testaufbau verbaut. Mir wurde daher dieser angepriesen.
> Im worstcase betrug die Schwankung während der Messung 10W.
Mach dir diesbezüglich nicht zu viele Sorgen. Das Problem ist den 
wenigsten bekannt (definitiv nicht mal deinem Betreuer, also keine 
schlafenden Hunde wecken) - es dient lediglich für dich selbst zur 
weiteren Info.

> Interleaved!
> Habe jetzt zwei Wandler. Ich frag mich ob es dabei zu Problemen kommen
> kann?!
Einfach 180° phase shift und dann passt das. Bei gleichem Layout / 
Bauteilen hast du in jedem Wandler den halben Strom. Prinzipiell 
solltest du also die Leistung entsprechend hochsetzen können. Mach das 
aber ganz am Ende, nachdem alle anderen Messungen befriedigend 
abgeschlossen und in deiner Arbeit festgehalten sind.

> Laut meinem Betreuer reicht die prinzipielle Funktionsweise. Ich würds
> aber cooler finden, wenn ich die Leistungs auch mal hochdrehen kann, und
> dann den Punkt herausfinde, andem es sich lohnt einen 2ten Wandler
> hinzuzuschalten.
Ich auch, und du wirst den Betreuer sicherlich positiv überraschen.

> Und was machst du hier mit den Zuleitungen? Misst du die anschließend
> separat und ziehst diese Impedanz von der Gesamtimpedanz ab?
Welche Zuleitungen? Du hast dein Treiber IC mit Gate Widerständen, die 
mit dem Leiterplatten-Trace direkt zum Footprint des FETs führen. Der 
Widerstand (bzw. Induktivität) vom Footprint zum Pin des FETs halte ich 
für vernachlässigbar gering.
Soll also heißen, dass du den Kondensator direkt auf das Footprint des 
FETs löten kannst.
Vielleicht ist es verkehrt, den Frequenzgang zu messen. Die Zuleitungen 
können durchaus einen gewissen Einfluss haben. Dann würde ich einfach 
das Treiber IC arbeiten lassen und mit deinem Spannungstastkopf die 
Spannung am Kondensator messen. Dann solltest du ebenfalls gewisse 
Überschwinger messen können, aus der du dann die Induktivität berechnen 
kannst.

Ergibt das ein wenig mehr Sinn?

[Christian K. (einglasvollwasser)]

Hello Again,

jau sollte klar gehen, dass ich die Abschlussarbeit aushändigen kann. 
Vorab schonmal die Messergebnisse von meiner ersten Wirkungsgradmessung. 
Interessant ist besonders das Ausschaltverhalten (Man sieht zwar eine 
fallende Spannungsflanke - aber es ist ja der hs FET der ausschaltet und 
die Geschwindigkeit vorgibt!).
Bei der Messung habe ich folgende Gatekonfiguration verwendet:
Rgon,hs  = 43 Ohm
Rgoff,hs = 0.47 Ohm

Rgon,ls  = 20 Ohm
Rgoff,ls = 0.47 Ohm

Mich stört die Oszillation beim Ausschaltverhalten der Gate Source 
Spannung. Bei 2,2kW ist es zum Brückenkurzschluss gekommen. Das Problem 
ist die starke Laststromabhängigkeit (siehe Schaltverhalten) und damit 
die starke Zunahme des dudt mit steigendem Laststrom (Ausschalten, das 
Einschalten stellt kein Problem dar). Hab vorhin den HS mit 30 Ohm 
einschalten lassen aber das bringt so gut wie nix -.-
Den Rgoff habe ich jetzt bei 0 Ohm, versuche es morgen aber nochmal mit 
etwas größeren Werten (1 - 2 Ohm), da ich hoffe, so die Oszillation zu 
dämpfen!
Sonst noch eine Idee?
Danke schonmal vorarb


"Ergibt das ein wenig mehr Sinn?" joar, geht so :-)

Bis später denne, ciao

Christian

[MiWi (Gast)]

Christian K. schrieb:

Hallo Christian

Habe gerade wieder ein bischen Luft und sehe, Du werkelst wieder dran. 
Ich kenne *.fig nicht, daher die Frage: Mit was lassen sich 
die*.fig-Dateien öffnen?

Grüße und gutes Gelingen

MiWi

[Christian K. (einglasvollwasser)]

Hi Miwi,

das sind Matlab Plots. Ich habe mal fix daraus PDFs gemacht.

Einschaltverhalten0Ohm und Ausschaltverhalten 047Ohm sind beides 
Doppelpulsmessungen.

Die anderen beiden plots wurden unter Last aufgenommen.

Guts Nächtle

[Gerd E. (robberknight)]

Al3ko -. schrieb:
> Prinzipiell ist der PPA5500 sehr unzuverlässig, was
> Wirkungsgradmessungen angeht. Kannst du / könnt ihr aber nicht wissen,
> von daher ist das schon okay so. Grundsätzlich würde ich bei DC/DC
> Wandlern jedoch auf high precision Multimeter oder kalorimetrische
> Messungen setzen.

kannst Du kurz erklären was da der Hintergrund ist?

Ist das ein Problem dieses konkreten Modells oder von Power Analyzern 
generell?

Vom Datenblatt her sieht der PPA5500 doch eigentlich als Power Analyzer 
mit gapless 2,2MSamples/s und 0,01% Voltage/Current Accuracy (jeweil 
natürlich noch abzüglich nicht zu vernachlässigenden Range- und 
Frequenzanteilen) gar nicht so schlecht für die Aufgabe geeignet aus.

Messungen mit dem Multimeter funktionieren natürlich nur bei DC und wenn 
das Gerät über einen längeren Zeitraum wirklich eine konstante 
Leistungsaufnahme hat. Gerade im Standby- oder Niedriglast-Bereich hast 
Du das meist nicht. Daher fände ich einen Power Analyzer für sowas 
eigentlich charmant.

[Christian K. (einglasvollwasser)]

Vielleicht auch noch interessant: Wir sprachen ja mal über den Einfluss 
des Shunts auf die Gesamtinduktivität in der heißen Schleife. Hab das 
mal untersucht. Einmal mit und ohne Shunt (siehe Anhang). Ohne Shunt 
tritt keinerlei Oszillation in Uds auf!

[Christian K. (einglasvollwasser)]

Ein kurzer Kommentar zu den Schwingungen in Ugs! Die können nicht die 
Ursache gewesen sein (für das Aus bei 2,2kW), denn der Strom fließt ja 
über den ls FET (d.h. er ist bereits eingeschaltet) und der hs FET ist 
bereits aus!

[Al3ko -. (al3ko)]

Gerd E. schrieb:
> Ist das ein Problem dieses konkreten Modells oder von Power Analyzern
> generell?
Ich kann diese Aussage nur von unserem N4L Power Analyzer treffen, und 
weiß nicht, ob sich die auf alle N4L Power Analyzer treffen lasst und 
wie sich die Teile von Yokogawa etc. verhalten.

> Vom Datenblatt her sieht der PPA5500 doch eigentlich als Power Analyzer
> mit gapless 2,2MSamples/s und 0,01% Voltage/Current Accuracy (jeweil
> natürlich noch abzüglich nicht zu vernachlässigenden Range- und
> Frequenzanteilen) gar nicht so schlecht für die Aufgabe geeignet aus.
Von den Spezifikationen her ja, weshalb wir selbst den ebenfalls 
verwendet haben.
Unser Industriepartner hat allerdings durch Zufall bemerkt, dass die 
Messungen für dieselben Betriebspunkte ziemlich unterschiedliche 
Ergebnisse aufweisen - teilweise mit mehr als 1% (wenn ich die Zahl 
richtig erinnere) Abweichung im Wirkungsgrad zur vorhergegangenen 
Messung.
Unser Partner hat weitere Untersuchungen angestellt und hat nun die 
Vermutung, dass die internen Shunt Widerstände der Grund sein könnten. 
Nach Kalibrierung des Gerätes waren nach Aussage unseres 
Industriepartner die Messungen wieder ziemlich dicht an den 
ursprünglichen Messungen dran.

Das ist allerdings nur eine Vermutung, und meines Wissens nach wurde das 
Thema nicht weiter untersucht, sondern nach ner Alternativlösung 
geschaut.

Auch weiß ich nicht, inwiefern N4L diesbezüglich eine offizielle 
Stellungnahme gelifert hat.

> Messungen mit dem Multimeter funktionieren natürlich nur bei DC und wenn
> das Gerät über einen längeren Zeitraum wirklich eine konstante
> Leistungsaufnahme hat. Gerade im Standby- oder Niedriglast-Bereich hast
> Du das meist nicht.
Jap, die funktionieren nur bei DC. Wie man sinnvoll und genau bei AC 
misst, weiß ich bis heute nicht. Wahrscheinlich kalorimetrisch.
Was meinst du mit konstante Leistungsaufnahme über einen längeren 
Zeitraum?
Wir haben unsere Multimeter mit einem PC verbunden, der die Messungen in 
konstanten Abschnitten in eine CSV Datei geschrieben hat. Sollte das 
nicht das Problem lösen?

Gruß,

[Gerd E. (robberknight)]

Al3ko -. schrieb:
>> Vom Datenblatt her sieht der PPA5500 doch eigentlich als Power Analyzer
>> mit gapless 2,2MSamples/s und 0,01% Voltage/Current Accuracy (jeweil
>> natürlich noch abzüglich nicht zu vernachlässigenden Range- und
>> Frequenzanteilen) gar nicht so schlecht für die Aufgabe geeignet aus.
> Von den Spezifikationen her ja, weshalb wir selbst den ebenfalls
> verwendet haben.
> Unser Industriepartner hat allerdings durch Zufall bemerkt, dass die
> Messungen für dieselben Betriebspunkte ziemlich unterschiedliche
> Ergebnisse aufweisen - teilweise mit mehr als 1% (wenn ich die Zahl
> richtig erinnere) Abweichung im Wirkungsgrad zur vorhergegangenen
> Messung.

Das klingt für mich nach einem Problem mit diesem Modell. Gut zu wissen, 
falls ich so einen mal ins Auge fasse anzuschaffen, kann man das ja 
nochmal mit bekannten Lasten ganz genau austesten.

>> Messungen mit dem Multimeter funktionieren natürlich nur bei DC und wenn
>> das Gerät über einen längeren Zeitraum wirklich eine konstante
>> Leistungsaufnahme hat. Gerade im Standby- oder Niedriglast-Bereich hast
>> Du das meist nicht.
> Jap, die funktionieren nur bei DC. Wie man sinnvoll und genau bei AC
> misst, weiß ich bis heute nicht. Wahrscheinlich kalorimetrisch.
> Was meinst du mit konstante Leistungsaufnahme über einen längeren
> Zeitraum?

Wenn Du ein Netzteil für den Niedriglast- oder Standby-Betrieb 
optimieren möchtest, hast Du ja verschiedene Möglichkeiten. Du kannst 
z.B. von PWM in PFM-Modus wechseln oder Du hast sogar komplett 
unterschiedliche Wandler drin die je nach Lastzustand aktiviert werden.

Ein besseres Multimeter verwendet meist einen Multi-Slope-Wandler. Da 
kann ziemlicher Mist rauskommen wenn die Stromaufnahme während der 
Multislope-Messung z.B. durch PFM stark gepulst stattfindet und ein Teil 
der Messung bei einem Wert nahe Null stattfindet, während ein anderer 
Teil der Messung
einen hohen Strom sieht.

Das kannst Du nur lösen in dem Du wie bei Messungen an AC mit hohem Takt 
und gapless Messungen machst und die Werte dann aufintegrierst. Genau so 
machen es ja die ganzen Poweranalyzer.

Kalorimetrisch zu messen ist ne nette Sache bei AC. Ich hab auch extra 
für bequeme Rauschmessungen von Netzteilen noch nen altes HP AC 
Voltmeter. Aber ich weiß nicht ob es noch aktuelle Geräte gibt die 
kalorimetrisch arbeiten.

> Wir haben unsere Multimeter mit einem PC verbunden, der die Messungen in
> konstanten Abschnitten in eine CSV Datei geschrieben hat. Sollte das
> nicht das Problem lösen?

Nur wenn während eines Messzyklusses des Multimeters die Last konstant 
ist.

[MiWi (Gast)]

Christian K. schrieb:
> Vielleicht auch noch interessant: Wir sprachen ja mal über den Einfluss
> des Shunts auf die Gesamtinduktivität in der heißen Schleife. Hab das
> mal untersucht. Einmal mit und ohne Shunt (siehe Anhang). Ohne Shunt
> tritt keinerlei Oszillation in Uds auf!

Vielleicht... ist`s ja ein Sprung in den Fettnapf oder so, aber

    τ = L / R

kann bei den Flankensteilheiten schon ärgerlich werden....


MiWi

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

ich habe eine Frage an euch bezüglich des Interleaved Betriebs 
(Parallelbetrieb mehrerer Wandler). Ich habe heute den Test mit 2 
Parallelen Modulen durchgeführt und zunächst die Module am Ausgang NACH 
dem Kodensator (jedes Modul hat seine eigenen Kondensatoren) der Module 
verbunden und dann zur Last geführt. Das Resultat war katastrophal. Dies 
war auch nicht verwunderlich, denn die Wandler arbeiten 180° 
Phasenversetzt und dadurch kommt es unweigerlich zu Oszillationen des 
Stromes.

Daraufhin habe ich die beiden Drosseln zusammengeführt, sodass beide 
Ausgangsfilter C´s den gleichen AC Anteil sehen. Das Resultat war besser 
aber in meinen Augen immer noch schlecht. Das lag wohl daran, dass die 
Module räumlich ca. 30cm weit auseinander lagen.. (siehe Foto im Anhang)

Jetzt bin ich soweit, dass ich die Module dicht beieinander habe, und 
der Strom sehr viel geringer schwingt als vorher. JETZT aber meine 
eigentliche Frage:

Der Interleaved Betrieb wird ja vorrangig angewandt, weil der Ein- und 
Ausgangsfilter aufgrund der Phasenverschobenen Ansteuerung dadurch 
deutlich kleiner wird und die Verluste sinken. Ich bin der Meinung, dass 
nur ein einziger Ausgangskondensator (bzw. mehrere Parallelgeschaltet 
aber so, dass sie räumlich DIREKT nebeneinander sitzen) verwendet werden 
sollte und nicht wie bei mir mit einem Ausgangs C pro Modul. Daher wäre 
mein nächster Schritt, nur einziges Ausgangs C (siehe Abbildung PDF im 
Anhang) zu verwenden, um die Ausgleichsströme zwischen den 
Ausgangskondensatoren zu verhindern und damit die Spannungswelligkeit zu 
minimieren.

Ich verwende momentan von Regatron das TC.GSS.20.600.4WR.S (40A 600V) 
Spannungsquelle. Die macht Eingangsseitig gewaltig Probleme (krasse 
Stromoszillationen niederfrequent mit 50Hz und hochfrequente 
Oszillationen). Ich habe zwar jetzt einen großen Becherelko mit 2,2mF ( 
- sicherlich deutlich übertrieben - mein Ansatz war: Viel hilft viel ;-) 
) am Eingang aber das hilft anscheinend nicht. Daher werde ich wieder 
auf die Sörensenquelle zurückgreifen. Die kann zwar  nur bis 330V aber 
ich habe noch ein anderes Modul und werde sie damit in Reihe schalten. 
Habt ihr damit Erfahrung (Quelle in Serie schalten?). Laut Datenblatt 
sollte man nur typgleiche Quellen in Serie schalten aber ich denke 
solange die Maximalströme nicht überschritten werden, sollte das gehen. 
Was meint ihr?

Danke schonmal vorab und bis die Tage - ciao

Christian

[Al3ko -. (al3ko)]

Mal ne ganz andere Frage:

Was ist eigentlich der Sinn, so mega viel Geld für GaN Schalter 
auszugeben, die Schaltfrequenz hochzupushen zwecks kleinerer passiven 
Elemente, dafür aber diese riesigen Lüfter verwenden zu müssen?

Habt ihr das Thema mal bei euch am Institut besprochen?

Die Idee mit einem Kondensator ist richtig. Alternativ kannst du einfach 
zusätzlich zu deinen Kondensatoren noch mal einen dazu setzen, der die 
Induktivität der 30cm Leiterbahn abfängt. Der sollte auch nicht 
sonderlich groß ausgelegt sein, da der Stromrippel durch die jeweiligen 
Kondensatoren der einzelnen Wandler bereits gedeckt ist.

Gruß,

[Christian K. (einglasvollwasser)]

Hi Al3ko,

ich muss diese riesigen Lüfter nicht verwenden. Aber ich für meinen Teil 
gehe so lieber erstmal auf Nummer sicher während ich die Messungen 
durchführe. Was sagst du denn dazu: 
https://www.youtube.com/watch?v=h7PoW8HEV6c (4:59) ;-)

Vorrangig geht's später darum das EMV Verhalten von den Wandlern zu 
untersuchen. Ich persönlich finds einfach nur Klasse die Dinger flott 
schalten zu lassen :-D

Und danke!

Ciao

Christian

[Al3ko -. (al3ko)]

Christian K. schrieb:
> Vorrangig geht's später darum das EMV Verhalten von den Wandlern zu
> untersuchen.
Aber nicht mehr in deiner Arbeit, oder?

[Christian K. (einglasvollwasser)]

Nein, nein :-)

[eGaN-User (Gast)]

Ich "Liebe" auch GaN-FETs.
Aber ich benutze sie eher wegen ihrer niedrigen Schaltverluste und 
niedrigen RDSon bei gemächlichen Frequenzen (100-250kHz) - auch wenn die 
dafür nicht unbedingt "erdacht wurden".

Aber meine Leistungsbaugruppen werden auch kleiner - durch den Wegfall 
von Kühlelementen :-P

Es gibt da auch eine Aussage vom Herrn (Prof.?) Dr. Slobodan Cùk zu. 
Sinngemäß sagt er: Tolle Dinger! Aber weil ich eine Regelung entwerfen, 
die mit ein paar ns arbeitet? -> "Er" benutzt sie wie ich auch in 
"langsamen" Reglern ;-)

By the way...
Hat jemand eine Ahnung, wie man bei dem 
http://epc-co.com/epc/Portals/0/epc/documents/datasheets/EPC2022_datasheet.pdf 
ordentlich Layout technisch Strom zu führen kann? Ich habe Peak-Ströme 
vom ~20-30A (kein Problem für den) aber bei 70µC Cu und 7 Tracks à 200µm 
breite als Zuführung sehe ich da schwarz :-(

[MiWi (Gast)]

Hallo Christian

etwas OT aber vielleicht in Zukunft von Interesse?

www.ti.com/lit/an/slyt627/slyt627.pdf

Viel Vergnügen

MiWi

[Purzel H. (hacky)]

>>>Christian K. schrieb:
>>> Vorrangig geht's später darum das EMV Verhalten von den Wandlern zu
>>> untersuchen.

>>Aber nicht mehr in deiner Arbeit, oder?

>Nein, nein :-)

Normalerweise macht man diese EMV Untersuchungen zuerst.
So einen Polyphase Wandler baut man sonst auf einer einzigen Karte.
Inkl. Controller.

....

@ Autor: eGaN-User (Gast)
Interessantes Pad Layout. Um eine niedere DS Kapazitaet zu bewahren muss 
man die Drain auf die eine Seite und die Source auf die andere Seite, 
beide auf den Bauteil Layer, anschliessen. Und sobald man 1mm oder so 
weg vom Package ist, geht man auf eine breite Leiterbahn. Der Peakstrom 
ueber die Leiterbahnbreiten ist kein Problem. Schon mal darueber 
nachgedacht, dass schlussendlich der Strom auch ueber Bonddraehte muss. 
Das Zauberwort heisst "kurz".

[Christian K. (einglasvollwasser)]

"Normalerweise macht man diese EMV Untersuchungen zuerst.
So einen Polyphase Wandler baut man sonst auf einer einzigen Karte.
Inkl. Controller."

Aber nicht bei 8 x 2,5kW!

[Jürgen Wissenwasser (Gast)]

Dieses Problem kenne ich von meiner eigenen Arbeit an einem RF-Generator 
für 300kHz:

Es gibt ja via C_RSS eine kapazitive Kopplung ans Gate, d.h. bei Dir 
beginnt der gesperrte FET zu leiten, weil er (aufgrund steiler Flanke) 
auf eine Spannung V_DS*C_rss/(C_rss+C_Iss) geladen wird. Dafür spricht 
auch, daß der Effekt erst ab einer bestimmten Zwischenkreisspannung 
auftritt.
Das Gate sollte ja durch den Treiber auf V_GS-Potential liegen; aufgrund 
der Zuleitungsinduktivitäten zum Gate wird die Ladung nicht rechtzeitig 
weggebracht und der gesperrte FET schaltet wieder durch.

Dein günstigeres Ergebnis mit den erhöhten Gate-Widerstand erhärtet 
diese Vermutung: Je höher der Widerstand, desto "sanfter" das 
Einschalten des z.B. High-Side-FETs - die Flanken sind nicht steil genug 
um das Gate schnell genug aufzuladen (d.h. diese Umladung kann durch die 
Gate-Leitung abgeleitet werden).

Dieses Problem tritt übrigens gleichermaßen an High-Side und 
Low-Side-FET auf (es ist ja egal, ob Drain oder Source die Flanke 
"sieht", nur der Sprung von V_DS als ganzes ist da wichtig).

Sofern meine Annahme zutrifft gibt es einige Möglichkeiten das Problem 
zu behandeln:
1. FETs verwenden, die ein möglichst großes Verhältnis C_ISS/C_RSS 
haben.
2. Hohe Gate-Einschaltwiderstände (also nur die zum Einschalten groß 
wählen). Natürlich werden durch das langsamere Umschalten die Verluste 
im FET steigen, das muß man testen und abwägen.

Unabhängig davon: Bitte vereinfache dein Labelling; das ist viel zu lang 
und kompliziert; die Pinnummer gehört da auch nicht hin.
Also z.B. so was wie "LS_0V", "LS_5V", "HS_0V", "HS_5V", etc.
Außerdem solltest Du die Schaltpläne überarbeiten; die Darstellung 
deines LDOs mit 4,7uF und 100nF beim Bypass ist mehr als ungünstig 
gewählt (liegt ja auch z.T. an der Darstellung mit den langen Labels).

[Christian K. (einglasvollwasser)]

Hallo Zusammen,

ich wünsche euch allen einen schönen Freitagabend und einen guten 
Einklang ins Wochenende. Doch bevor es soweit ist, wende ich mich mit 
zwei Fragen an euch.

1 Frage: Ich habe mir überlegt ob es möglich ist mit einem LCR Meter den 
ohmschen (AC) Widerstand meiner Speicherdrossel zu erfassen. Bisher bin 
ich auf keinen gescheiten Literaturhinweis gestoßen in dem die Messung 
des Kupferwiderstandes über der Frequenz getätigt wird. Wenn ich zu der 
Drossel eine zweite Windung hinzufüge und diese kurzschließe, dann 
müsste ich doch (vom Transformator ESB her) mit nur die 
Wicklungswiderstände messen (ok, inklusive Streu L), da die 
sekundärseitige Wicklung die Hauptinduktivität (mit parallelem R der 
Kernverluste)  kurzschliesst. Ist das so richtig? Kann ich dann durch 
Messung im Leerlauf direkt auf die Kernverluste schließen?

2. Frage: In meinen plots vom Schaltverhalten seht ihr einen sehr hohen 
Durchlassspannungsabfall bei uds. Habt ihr eine Idee was die Ursache 
hierfür sein könnte? Tatsächlich müsste uds nach id*Rdson ja mV-1V 
betragen...

Besten Dank und bis demnächst - Christian

[Al3ko -. (al3ko)]

Moin Christian,
ich habe deinen Thread völlig aus den Augen verloren.

Wie ist die Arbeit ausgegangen?


Gruß,

[Christian K. (einglasvollwasser)]

Hi Leute,

bei Interesse anbei die Ergebnisse meiner Masterarbeit.
Viel Spaß damit. Ich würde mich über Anmerkungen freuen.

Schöne Grüße

p.s. Jetzt heißt es Arbeiten (Hardwareentwickler Leistungselektronik) 
oder Promotion? Beides ist möglich. Was meint ihr?

[Al3ko -. (al3ko)]

Christian K. schrieb:
> p.s. Jetzt heißt es Arbeiten (Hardwareentwickler Leistungselektronik)
> oder Promotion? Beides ist möglich. Was meint ihr?
Wenn du dich an der Uni wohl fühlst, und dich das angebotene Thema 
interessiert, würde ich mich die Promotion entscheiden.

Wenn du von der Uni genug hast, und gerne die Leistungselektronik von 
einem industrienahen Blickwinkel betrachten möchtest (und dir ein 
höheres Gehalt wichtig ist), dann wähle den Job als Hardwareentwickler.

Es gibt kein richtig oder falsch. Ich habe mich damals für die Promotion 
entschieden, und habe diese Entscheidung nicht bereut.

Gratulation zur Arbeit - ich werde sie mir mal bei Gelegenheit 
durchlesen.

BTW:
Die Ergebnisse deiner Arbeit könnten für eine Veröffentlichung auf einer 
Fachkonferenz reichen. Falls noch nicht mit deinem Betreuer darüber 
gesprochen, könntest du das ggf. in Erwägung ziehen. Mit sowas wird man 
als Doktorand mehrmals zu tun haben.

Gruß

[MiWi (Gast)]

Christian K. schrieb:
> bei Interesse anbei die Ergebnisse meiner Masterarbeit.

Gratulation!

> Viel Spaß damit.

Danke

> Ich würde mich über Anmerkungen freuen.

Das Forum hättest Du irgendwo erwähnen können, muß ja keine absolute 
Referenz sein.

> p.s. Jetzt heißt es Arbeiten (Hardwareentwickler Leistungselektronik)
> oder Promotion? Beides ist möglich. Was meint ihr?

Hm..., ich hoffe, es ist nicht zu unhöflich, wenn ich mein Resümee des 
Threads so zusammenfasse:

schau, daß Du ein bischen Praxis bekommst. Etwas belastbareres 
Verständnis von EMV, Messtechnik etc wären für weitere... Uniarbeit 
hilfreich, bei der Du dann ja auch Leute betreuen wirst.

Ich würd also versuchen einige Zeit in einem EMV-Labor zu arbeiten 
und/oder - da Du LeCroy-Geräte zur Verfügung hast - dort nach How 
To-Schulungen suchen und dann entscheiden.

Hier bei meinen Elektronikdingern (25kW-Netzteile, Pulser mit 200kW+ 
Pulsen etc) ist es immer wieder die Messtechnik, die eine große 
Herausforderung ist... und dabei haben wir "nur" Flanken von 0-600V in 
ca. 50ns...

Viel Erfolg, egal welche Entscheidug Du treffen wirst

MiWi