Hallo,
In einem Design habe ich zwei Eingänge für ein Taktsignal. CLKIN1 wird
analog aufbereitet (Verstärker, Pegeanpassung) und der zweite Eingang,
CLKIN2, ist nur mittel Schmitt-Trigger angebunden. Beide Eingänge gehen
auf GCLK Pins am Spartan 6 (GCLK20 und GCLK22).
Ich wollte jetzt mittels BUFGMUX einen der beiden Auswähöen und einer
DCM zuführen. Während der Map-Phase bekomme ich allerdings folgenden
Fehler angezeigt:
1 | A clock IOB / BUFGMUX clock component pair have been found
|
2 | that are not placed at an optimal clock IOB / BUFGMUX site pair. The clock
|
3 | IOB component <CLKIN2> is placed at site <P14>. The corresponding BUFG
|
4 | component <XLXI_87/BUFGMUX_inst1> is placed at site <BUFGMUX_X3Y14>. There is
|
5 | only a select set of IOBs that can use the fast path to the Clocker buffer,
|
6 | and they are not being used. You may want to analyze why this problem exists
|
7 | and correct it. If this sub optimal condition is acceptable for this design,
|
8 | you may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote
|
9 | this message to a WARNING and allow your design to continue. However, the use
|
10 | of this override is highly discouraged as it may lead to very poor timing
|
11 | results. It is recommended that this error condition be corrected in the
|
12 | design. A list of all the COMP.PINs used in this clock placement rule is
|
13 | listed below. These examples can be used directly in the .ucf file to
|
14 | override this clock rule.
|
15 | < NET "TTL_IN" CLOCK_DEDICATED_ROUTE = FALSE; >
|
Nachdem ich mir die Struktur des Taktnetzes in UG382 angesehen habe,
scheint es jetzt so zu sein, dass ich nicht zwsichen den beiden Takten
auswählen kann. Das wurde beim Design nicht beachtet.
Gibt es trotzdem eine Möglichkeit einer sauberen Umschaltung zwischen
den beiden Clocks?
Danke