Signale synchronisieren

[Heinz (Gast)]

Hi, ich habe 4 Signale, die ich synchronisieren müsste. Das grösste 
Problem ist die Varianz der Flanken und dadurch ein hohes aufkommen an 
Jitter.
Ich kenne von früher z.B. 174er ICs. Ist eine Synchronisierung von 
Signalen mit solchen FlipFlops sinnvoll oder werde ich um einen FPGA 
nicht drumherum kommen (der hat ja auch wiederum 250ps an Jitter am 
Ausgang).
Ich bin für alle Vorschläge sehr dankbar.

[Thomas (kosmos)]

Wie weit liegen die Signale zeitlich auseinander. Einfachste Möglichkeit 
könnte ein Latch sein, nach einer gewissen Einlesezeit schalten man die 
Eingänge hochohmig und die Ausgänge ein.

Wie hoch der Jitter dort ist kann ich dir nicht sagen. Suche mal nach 
74xx(x)573 und Datasheet

[Heinz (Gast)]

Thomas O. schrieb:
> Wie weit liegen die Signale zeitlich auseinander. Einfachste
> Möglichkeit
> könnte ein Latch sein, nach einer gewissen Einlesezeit schalten man die
> Eingänge hochohmig und die Ausgänge ein.
>
> Wie hoch der Jitter dort ist kann ich dir nicht sagen. Suche mal nach
> 74xx(x)573 und Datasheet

Danke, ich schaue es mir an.

[Georg (Gast)]

Heinz schrieb:
> Ich bin für alle Vorschläge sehr dankbar

Am besten zeigst du mal, wie die Signale vor der Synchronisierung 
aussehen und wie sie danach aussehen sollen.

Man kann natürlich nur Signale synchronisieren die sowieso sehr ähnlich 
sind.

Georg

[Klaus (Gast)]

Heinz schrieb:
> Ich kenne von früher z.B. 174er ICs. Ist eine Synchronisierung von
> Signalen mit solchen FlipFlops sinnvoll oder werde ich um einen FPGA
> nicht drumherum kommen

Tolle Alernative: entweder ein FlipFlop oder ein FPGA

MfG Klaus

[Christoph db1uq K. (christoph_kessler)]

Soll es wirklich besser als 250ps werden?
Ich kenne noch die Version mit zwei D-FF die als 2Bit Schieberegister 
hintereinandergeschaltet sind. Nur während das erste schon high und das 
zweite noch low ist, gibt es einen Ausgangsimpuls über ein Gatter.

[Thomas (kosmos)]

habe im Datenblatt nichts zu einem zeitlichen Versatz zw. den 
Ausgangspins entdecken können nur die Verzögerung ab dem Einschalten der 
Ausgänge bzw. zw. übernahme und Ausgagbe.

Ich weiß nicht wie schnell beazhlbare FPGA inzwischen sind pSek hört 
sich aber doch etwas sportlich an.

[Heinz (Gast)]

Hab erst am Di die Möglichkeit am Oszi mal alles aufzunehmen, dann poste 
ich ein, zwei Bilder.
Grundsätzlich ist es ähnlich wie ein I2S Signal. Daten, Bitclock, 
Wordclock müssten synchronisiert werden.
Im Moment bin ich bei ca 1100psec. Weniger wäre von vorteil.