DDR an DSP, 2x2Gb oder 1x4Gb?

[Michael S. (rbs_phoenix)]

Hallo zusammen,
für mein nächstes Projekt möchte ich mich mit einem SHARC DSP, dem ADSP 
SC589 von Analog beschäftigen:
http://www.analog.com/en/products/processors-dsp/sharc/adsp-sc589.html#product-overview

In dem Zuge habe ich mir auch das EZ-Kit angeschaut:
http://www.analog.com/en/design-center/evaluation-hardware-and-software/evaluation-boards-kits/EVAL-ADSP-SC589.html#eb-overview

Nun frage ich mich folgendes:
Auf dem EZ-Kit sind zwei DDR3 Speicher a 2Gb verbaut. Der DSP hat auch 
die Möglichkeit bis zu 2x 4Gb zu verwalten. Nun frage ich mich, wieso 
ich 2x 2Gb nehmen sollte, anstatt 1x 4Gb. Ich vermute, dass er mit 
beiden Speichern gleichzeitig reden kann und man dadurch schneller lesen 
und schreiben kann. Allerdings würde ich beim Wechsel auf einen 4Gb 
Speicher nur einen Adresspin mehr routen müssen, aber spare auf der 
anderen Seite 18 Adressleitungen, 16 Datenleitungen und 16 
Steuerleitungen ein, da ich keinen 2. Baustein habe. Also insgesamt 49 
Leitungen weniger, wo ich mir vorstellen könnte, dadurch evtl. 2 Lagen 
oder mehr in der Platine zu sparen.


Ich möchte aber auch nicht, dass ich durch eine fast Halbierung der 
Schreib- und Lesegeschwindigkeit meine Möglichkeiten stark einschränke. 
Allerdings wird der DSP auch nicht soo sehr ausgereitzt. Mein Plan ist 
eine Schaltung zu haben, die ich mit 2x TDM2(I²S)/TDM4/TDM8, 1x S/PDIF 
oder 4x analoger Audiosignale (über externen ADC) speisen kann und über 
UART/USB Messungen wie FFT o.ä. starten und die Ergebnisse lesen kann.
Braucht man da zwingend zwei separate Speicher oder genügt es einen 
größeren zu nehmen? Oder ist es vielleicht auch so, dass ein Speicher 
für den DSP, der andere für den ARM Prozessor ist? Dann bräuchte ich 
natürlich zwei einzelne

Grüße
Michael

[Dergute W. (derguteweka)]

Moin,

Michael S. schrieb:
> Ich möchte aber auch nicht, dass ich durch eine fast Halbierung der
> Schreib- und Lesegeschwindigkeit meine Möglichkeiten stark einschränke.

Also, dann ist's doch klar, oder?

Die 2 Speicherbausteine sind hoechstwahrscheinlich in erster Linie nicht 
wegen der doppelten Groesse des Gesamtspeichers verbaut, sondern wegen 
der doppelten Datenmenge/Takt, die man dann durch die Gegend schieben 
kann.

Wenn deine Algorithmen so popelig sind, dass du dir sicher bist, die 
doppelte Wortbreite des Speichers niemals nie nicht zu benoetigen, dann 
ist vielleicht die ganze Platform ein paar Nummern zu gross.

Zum debuggen ist's auch sehr angenehm, wenn auf Evalboard und eigener 
Hardware die Speicherkonfig moeglichst gleich ist.

Gruss
WK

[Holger B. (vilu)]

Wenn man mit einer Architektur noch nicht vertraut ist empfiehlt es sich 
sowieso, die ersten Gehversuche auf dem Evalboard zu machen bevor man 
sich an ein eigenes Design wagt. Zumal deine Anforderungen jetzt nicht 
so exotisch klingen, als dass man sie mit dem EZ-Kit nicht erschlagen 
könnte.

Du hast die Knackpunkte ja schon selbst erkannt, und auf theoretischer 
Basis wird dir keiner sagen können, wo der Flaschenhals in deiner 
Anwendung ist.

Das Layout mit zwei Chips wird aufwendiger, klar, aber die 
Speicherinterfaces sind räumlich einigermaßen getrennt, ich glaube 
nicht, dass du deswegen mehr Lagen brauchst.