Synchroner binärzähler der bitbreite n, synchron rücksetzbar

[Christian (Gast)]

Hallo ich bin ein Anfänger in vhdl und wollte fragen wie ich den Zähler 
da zu kriege, das er bei einen Nulldurchgang bei null anhalten soll? Und 
könnte mir einer erklären wie der Zähler funktioniert? Weil ich muss ihn 
in meiner mündlichen Prüfung erklären.
Ich würde mich sehr freuen wenn mir jemand hilft

Entity Counter is
 Generis (n: Integer:=64);
 Port    (Clk,res: In std_logik;
                q: Out std_logik_vector(n-1 downto 0));
End Counter;
Architecture behavioral of counter is
 Signal qtmp: std_logic_vector(n-1 Downto 0);
 Constant ones: std_logic-Vector(n-1 Downto 0):=other=>1

Beginn
 Process
 Beginn
  Wait until clk='1';
  If (res='1') Then 
   qtmp<=(others=>'0');
  Elsif (qtmp=ones) Then 
   qtmp<=(others=>'0');
   Else
     (qtmp<=qtmp+1)
   End if;
  End process;
  q<=qtmp;
End Beharvioral

[Roman B. (roman_b737)]

Hallo Christian,

hast du schon dein Code simuliert?

Gruß Roman

[Christian (Gast)]

Hallo Roman

Ja aber nur mit Hilfe hab ich es geschafft

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Christian schrieb:
> Ich würde mich sehr freuen wenn mir jemand hilft
Mach das nächste Mal die [vhdl ] Tokens um deinen Code.

Poste doch mal den gesamten Code. Der beginnt schon vor "entity"...

Christian schrieb:
> Generis
> Beginn
Wäre es nicht sinnvoll, den Code einfach mal dem Simulator oder dem 
Synthesizer zu geben, dass die solche einfachen Fehler gleich mal 
anmäkeln können?

Christian schrieb:
> wollte fragen wie ich den Zähler da zu kriege, das er bei einen
> Nulldurchgang bei null anhalten soll?
Vergleiche den Zählerwert gegen "0000...000" und zähle dann nicht, wenn 
er diesen Wert hat.

> Und könnte mir einer erklären wie der Zähler funktioniert?
Das ist ein Binärzähler, der mit jedem Takt eins hochzählt. Dann wird 
unnötigerweise kontrolliert, ob alle Bits "111...11" sind und in diesem 
Fall der Zähler auf "000...000" gesetzt. Unötigerweise deshalb, weil das 
der Zähler sowieso von sich aus gemacht hätte.

Ich würde das Anhalten so machen:

Signal start: std_logic := '0';

Beginn
 Process
  Beginn
  Wait until clk='1';
  If (res='1') Then qtmp<=(others=>'0');
   start<='1';
  Elsif (qtmp/=(qtmp'range=>'0') or start='1') Then
   (qtmp<=qtmp+1)
   start <= '0';
  End if;
 End process;
 q<=qtmp;
End Beharvioral

Christian schrieb:
>> schon mal simuliert
> Ja
Das war aber 100% nicht dieser Code...
> aber nur mit Hilfe hab ich es geschafft
Ja, und was hast du daraus gelernt? Welche Erkenntnisse hast du 
gewonnen?