Input rise and fall time = 0 ?

[Nora D. (tud)]

Hallo,

ich verstehe leider eine Angabe in einem Datenblatt (angehängt) nicht.

Die "Input Rise and Fall time" beschreibt doch die 
Flankenanstiegs/abstiegs-Zeit am Eingang, oder? Mich verwirrt die Angabe 
"0" etwas.

Kann es vorkommen, dass manchmal eine Flanke benötigt wird die sozusagen 
unendlich kurz ist?

Oder müssen einfach alle Flanken in diesem Bereich sein, und die Null 
ist der Logik wegen in der Angabe?



Noch eine Frage: ich habe am CLK-EIngang des angehängten Bausteins einen 
weiteren, der bei fallender Flanke komischerweise manchmal 40ns danach 
nochmal ansteigt und nochmal 20ns später wieder fällt. Diesen Spike (?) 
wollte ich durch einen Tiefpass filtern der 40+20ns nach fallender 
Flanke immer noch 0.7*VCC (High) hält. Leider falle ich damit aber aus 
der maximalen Flankenzeit heraus. Kann ich das irgendwie anders lösen?

Freundliche Grüße,

nora dar

[Wolfgang (Gast)]

Nora D. schrieb:
> Kann es vorkommen, dass manchmal eine Flanke benötigt wird die sozusagen
> unendlich kurz ist?

Im Datenblatt steht, dass die Flankensteilheit der Eingangssignale 
zwischen 0 und 20 ns/V betragen darf.
Unendlich steile Flanken gibt es nur theoretisch. Praktisch scheitert 
das an der Induktivität der Signalleitung.

[Christian S. (roehrenvorheizer)]

Hallo,

die Angabe soll wohl bedeuten, daß das Signal von 0 auf 5 Volt in 
höchstens 100 ns ansteigen soll. Schneller darf es beliebig sein, 
welches die Angabe Null zum Ausdruck bringt. Dann ist die Flanke exakt 
senkrecht.

Den anderen Satz versteht man so nicht.

MfG

[Theor (Gast)]

Was die Rise-Fall-Time angeht:

Die Tabelle ist überschrieben: "Operating Range", also 
"Betriebsbereich".

Der Eintrag bedeutet also das für das Eingangssignal ein Bereich von 0 
bis 100ns bzw. 0 bis 20ns zulässig ist. Das "zulässig" ergibt sich hier 
aus der Überschrift, die eben sagt, "wenn sich die folgenden Parameter 
in den angegeben Bereichen bewegen, funktioniert das IC wie 
beschrieben".

Die Null sticht heraus, aber warum eigentlich genau? Sie ist ja real gar 
nicht erreichbar. Die Deutung, dass die Zahl sich aus der 
"mathematischen Logik" ergibt, trifft hier zu. Der Chip kann mit 
inifitesimal geringen Anstiegs- und Abfallzeiten arbeiten. Zu jeder Zahl 
größer Null liesse sich also einen kleiner angeben, die dennoch grösser 
Null ist, mit der der Chip noch arbeitet.


Was die zweite Frage betrifft, scheint sie mir nicht ganz klar zu sein: 
Du einen weiteren was, der ansteigt? Ich denke mir, Du meinst ein 
zweites gleiches IC, und was da ansteigt ist ein Signal, aber woher 
kommt es und wie entsteht da eine zweite Flanke? Vielleicht mal 
Schaltplan zeigen.

[Carsten R. (kaffeetante)]

Das sind die erlaubten Geschwindigkeiten.

Das heißt nur, daß er Input sich nahezu beliebig schnell ändern darf, 
aber nicht langsamer als...

[Theor (Gast)]

Ei, ei, ei. Irgendwie ist heute noch der Wurm drin. Leider hat meine 
vorherige Antwort einige sachliche Mängel.

Soll sein:

Der Eintrag bedeutet also das für das Eingangssignal ein Bereich von 0
bis 100ns/V bzw. 0 bis 20ns/V zulässig ist. Das "zulässig" ergibt sich 
hier
aus der Überschrift, die eben sagt, "wenn sich die folgenden Parameter
in den angegeben Bereichen bewegen, funktioniert das IC wie
beschrieben".


Die nachfolgende Erklärung korrigiere ich hier nicht noch - nicht das 
ich noch zusätzliche Verwirrung stifte, heute. An sich sollte die 
Antwort soweit ausreichend sein, denke ich.


Ich bitte um Entschuldigung.

[Nora D. (tud)]

Hallo,

danke für die Antworten.

Zu meinem letzten Satz:

Der Ausschnitt aus dem Datenblatt gehört zu einem D-FlipFlop,
an dessen CLK-Eingang ich etwas angeschlossen habe. Dieses Etwas hat 
eine recht hohe Propagation-Delay. In dieser Zeit ändert sich manchmal 
das Signal noch schnell. Deshalb erkennt das FlipFlop manchmal eine 
Flanke, Das wollte ich mithilfe eines Tiefpasses verhindern. Er soll für 
die Zeit des Propagationdelay das Signal auf einem gewissen Pegel 
halten, sodass das FlipFlop nichts erkennt.

Nun habe ich leider das Problem, dass dieser Tiefpass (bestehend aus 
einem Widerstand und Kondensator) so dimensioniert werden müsste, dass 
die Rise/Fall Time zu lang werden würde. Ich frage mich nun, wie man das 
Problem normalerweise lösen würde. Nimmt man einen Komparator oder so, 
der steile Flanken erzeugt?

[HildeK (Gast)]

Nora D. schrieb:
> ich habe am CLK-EIngang des angehängten Bausteins einen
> weiteren, der bei fallender Flanke komischerweise manchmal 40ns danach
> nochmal ansteigt und nochmal 20ns später wieder fällt.

Wenn das der Ausgangspunkt deiner Frage ist, dann ist die Lösung kein 
RC-Glied. Das hat in digitalen Schaltungen nichts verloren und erst 
recht nicht in Taktleitungen!
Die Lösung besteht darin, heraus zu finden, warum da Spikes auftreten 
und das Design dann zu korrigieren.
Da wir aber weder die Schaltung noch den Aufbau/Layout kennen, kann dazu 
momentan wenig Hilfe kommen.

[Nop (Gast)]

Nora D. schrieb:
> Nimmt man einen Komparator oder so, der steile Flanken erzeugt?

Klingt nach Schmitt-Trigger.

[Nora (Gast)]

Hallo, im Anhang mal ein Bild von der Schaltung und dem Problem. 
Angedeutet habe ich, dass das Signal kurz wechselt, nachdem es 
ordnungsgemäß gefallen ist. Wie man sieht, passiert das ganze außerhalb 
der Propagation Delay.

[Nop (Gast)]

Nora schrieb:
> Hallo, im Anhang mal ein Bild von der Schaltung und dem Problem.
> Angedeutet habe ich, dass das Signal kurz wechselt, nachdem es
> ordnungsgemäß gefallen ist.

Bei "komisch"? Eine mögliche Erklärung wäre, daß das Signal am Eingang 
des Flipflops keine saubere Flanke hat, weswegen das Flipflop einen 
prellenden Eingang sieht und dann das Prellen weiterleitet. In dem Fall 
wäre Entprellung der FF-Eingänge notwendig.

[Jacko (Gast)]

Das FF will schnelle Anstiegszeiten, das Eingangssignal prellt.

Wenn (!) die Folgefrequenz der Eingangspulse nicht dagegen
spricht, hilft hier, folgendes vor das FF zu schalten:

A) einen RC-Tiefpass mit passender Grenzfrequenz und
nachfolgendem Schmitttrigger

oder

B) einen µC mit programmierter Entprell-Routine


Ansonsten:
Betrachte 0...20 ns einfach als gerundeten Wert!
Dann sind 0,49 ns noch 0 ns und 20,49 ns noch 20 ns.

[Wolfgang (Gast)]

Nora schrieb:
> Angedeutet habe ich, dass das Signal kurz wechselt, nachdem es
> ordnungsgemäß gefallen ist.

Woran siehst du, dass das Signal so aussieht?
Falls es an Laufzeiten und Reflektionen in denem Aufbau liegt, ist dort 
ein Ansatzpunkt, falls es davor entsteht - ergründe warum.

Ein RC-Glied ist das allerletzte was man möchte und dann auch nur mit 
einem Schmitt-Trigger dahinter, damit das Signal wieder die 
Flankenkriterien erfüllt.

[HildeK (Gast)]

Nora schrieb:
> Hallo, im Anhang mal ein Bild von der Schaltung und dem Problem.

Das Problem liegt in den Signalen A und B. Die wechseln wohl fast (!) 
gleichzeitig.
Gatter an Takteingängen sind von Übel.

[Nora D. (tud)]

Hallo,

-aber sehe ich dann richtig dass es nichts mit dem Propagation Delay des 
XORs zu tun hat?

-Bleibt in dieser Zeit der Ausgang normalerweise stabil?

-Wie löst man das wenn nicht?

-Ist es dann allgemein ein Problem einen Ausgang eines Logik ICs an 
einen Takteingang zu legen?

-Es kann doch nicht sein, dass man dann jedes Mal einen Schmitttrigger 
benötigt, oder?



Im Anhang habe ich mal das Bild des Problems. Wie gesagt, es trat nur 
sporadisch auf, und auch nur bei dem einen Channel des XORs. Das andere 
Channel war auf Ground. Das "kaputte" Channel hatte ein sauberes Signal 
einer Halbbrücke.

Damals war alles auf einer Platine aufgebaut. Nachdem ich einen Tiefpass 
aus irgendwelchen Bauteilen aufgebaut habe, hat es fuktioniert. Nun 
wollte ich das heute nochmal berechnen, aber leider fiel mit dann das 
mit der maximalen Anstiegszeit auf (habe ich damals nicht beachtet)

Eben habe ich das ganze nochmal aufs Steckbrett gesteckt. Das Problem 
trat nicht mehr auf. Ich habe trotzdem mal einen Tiefpass aus 220ohm und 
100pF drangehängt (auch ein Bild, gelb ist Versorgungsspannung).

Ich stelle mir nun allerdings immer noch die Frage, ob der Ausgang 
während dem Propagation Delay wechselt, oder ob die Sache damals nur 
unsauber aufgebaut war oder von anderen Problemen (die behoben sind) 
beeinflusst wurde.

[Nora D. (tud)]

Da fällt mir ein: Die Eingänge der XORs sind an Halbstufen gelegt, die 
zwischen 0 und 24Volt schalten können. Womöglich liegt hier das Problem. 
Die Flanke der Halbstufen ist vielleicht zu langsam für das XOR ..

[HildeK (Gast)]

Nora D. schrieb:
> -aber sehe ich dann richtig dass es nichts mit dem Propagation Delay des
> XORs zu tun hat?

Ja. Es hat damit zu tun, dass die Eingangssignale vom EXOR nicht sauber 
sind und z.B durch Leitungsreflexionen mehrfach im Wechsel schalten.

Nora D. schrieb:
> Da fällt mir ein: Die Eingänge der XORs sind an Halbstufen gelegt, die
> zwischen 0 und 24Volt schalten können.

Was für Halbstufen? Was sind das für Ausgänge, die am EXOR liegen?
24V? Was sind das für Gatter?

[Nora D. (tud)]

Hallo, es liegen jeweils 24Volt an zwei Spannungsteilern die auf 5V an 
die Eingänge des XORs gehen.
dt/dv des XORs sind 20ns/1V.

[Dietrich L. (dietrichl)]

Weitere mögliche Ursachen:
- Haben die ICs alle Stützkondensatoren nahe am IC mit kurzen 
Anschlüssen?
- Hat das Layout ein "ordentliches" GND-Konzept?

[HildeK (Gast)]

Hast du mal ein Oszillogramm von den Signalen A und B?

[Dietrich L. (dietrichl)]

Nora D. schrieb:
> Im Anhang habe ich mal das Bild des Problems.

Welche Signale sind das in dem Bild IMG_1256_1_.JPG?

Interessant sind nicht nur der Ausgang, sondern auch die beiden 
Eingangssignale des XOR-Gatters (möglichst alle 3 auf einem Bild).

Wenn z.B. die Flanken zu langsam sind, kann beim Umschaltvorgang des 
Ausgangs  über Einbrüche der Versorgungsspannung die Schaltschwelle des 
Gatters so verändert werden, dass der Ausgang wieder zurück kippt.
Daher ist es unbedingt notwendig, dass die Flanken schnell genug sind 
und die IC-Versorgung eine Stützkondensator hat.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Nora D. schrieb:
> Das "kaputte" Channel hatte ein sauberes Signal einer Halbbrücke.
Ich sehe in keinem der Screenshots irgendein digitales Signal, das 
zuverlässig mit einer digitalen Schaltung ausgewertet werden oder gar 
als Taktsignal dienen könnte.

> Damals war alles auf einer Platine aufgebaut. ...
> Eben habe ich das ganze nochmal aufs Steckbrett gesteckt.
> Das Problem trat nicht mehr auf.
Du kommst damit der Sache schon recht nahe: suche und behebe die 
Ursache des Problems, statt mit RC-Gliedern an irgendwelchen Symptomen 
herumzubasteln. Was geht denn in das XOR rein, dass da so ein Müll dabei 
herauskommt?

BTW: es ist üblicherweise eine weniger gute Idee, Kombinatorik auf einen 
Takteingang loszulassen. Da muss das Quellsignal schon recht zuverlässig 
sein...

[Nora (Gast)]

Hallo, vielen Dank für eure Antworten. Leider habe ich Momentan keinen 
physischen Zugriff auf die Halbbrücken. Aber da das XOR sehr steile 
Flanken erwartet, bin ich mir ziemlich sicher, dass die Steilheit durch 
die runterskalierung von 24 auf 5 Volt nochmal abgenommen hat und 
außerhalb der Specs des XORs ist.

 Deshalb werde ich wohl hinter das XOR einen Schmitttrigger mit Tiefpass 
hängen. Den Tiefpass werde ich so dimensionieren, dass während der 
Flankendauer an den Eingängen des XORs das Signal noch nicht die 
Schaltschwellen des Triggers erreicht.

Ich denke das ist auch gerade wegen der oben angesprochen Problematik 
mit der komischen Logikausgang->Clockeingang -Lösung einfach sauberer.

Freundliche Grüße,

Nora Dar

[Dietrich L. (dietrichl)]

Nora schrieb:
> Deshalb werde ich wohl hinter das XOR einen Schmitttrigger mit Tiefpass
> hängen.

Wenn das Eingangssignal nur langsam aber sonst sauber ist, wären 2 
Schmitt-Trigger vor dem XOR (wahrscheinlich) besser.