Hallo zusammen. Ich habe eine Schaltung entwickelt, die zum Groben aus µC, Levelshifter (5V<->3.3V) und Buchse besteht. Der µC ist primär dafür da, SPI-Daten zu senden. Die SPI-Clock-Frequenz liegen bei 20MHz (sonst eher Steuersignale, also Tasten usw). Die SPI-Leitungen gehen dann zum Levelshifter. Der µC hat eine Rise-Time am Pin von 10ns. Der Level-Shifter hat eine Rise-Time von min. 0.4ns bis max 2.7ns Die Platine hat 4 Lagen: Signal-GND-5V-Signal. Ich weiß nicht genau, was jetzt alles relevant ist, denn: Ich will den beiden Chips an den Versorgungspins Abblock-C's spendieren. Dazu stelle ich mir aber nun 2 Fragen: 1. Welche Kapazität nehme ich da? Was ist dafür relevant? Die 20MHz Clock oder die Rise-Time? Wie kann ich die Kapazität ausrechnen? 2. Wie soll ich den (idealer Weise 0805) Kondensator an die Pins bringen? Ich habe da mal einen Link (*1) gesehen, worin zu lesen war, dass die Versorgung quasi über die Pads vom C zu den Pins fließen soll. Hier ist auch zulesen, dass es eine recht schlechte Lösung ist, zwischen Pads vom C und am IC mit den Vias die Versorgung anzulegen. Ist das wirklich SCHLECHT? Oder nur schlechtER, macht in der Praxis aber kaum einen Unterschied? Denn ich habe auch eine andere PDF (*2) gelesen, wo (auf Seite 4) zusehen ist, dass mit Vdd unter dem Chip "hochgekommen" wird, dann zu den Pins des ICs geht und dann erst zu den Abblockkondensatoren. Laut Quelle 1 ja eine Katastrophe. Die Realisierung der GND-Verbindungen entspricht der "schlechten" Lösung aus Quelle 1. Bei Quelle 2 handelt es sich aber um eine Application Note von Cypress, die genau die "Decoupling Capacitors" behandelt, also warum sollten die da ein doch so schlechtes Layout präsentieren? Ich will nicht behaupten, dass Firmen immer Recht haben, aber irgendwie vertraue ich der PDF einer doch bekannten und erfolgreichen Firma mehr, als einer privaten Homepage. Vielen Dank schonmal für jeglichen Input *1: http://www.lothar-miller.de/s9y/categories/14-Entkopplung *2: http://www.cypress.com/?docID=31807
Franzi schrieb: > Wie kann ich die Kapazität ausrechnen Notwendig: Kapazität an den gleichzeitig geschalteten Ausgängen des IC mal 25 bis 100 damit die Spannung beim umladen von denen nicht zu sehr einbricht. Störfaktor: Induktivität der Zuleitung zum Kondensator, inklusive dessen interner, macht ihn ab einer bestimmten Flankensteilheit nutzlos Allerdings sind die an den Ausgängen angeschlossenen Kapazitäten auch weiter weg, also führt deren Zuleitungsinduktivität zu einer geringeren Flankensteilheit. Praktisch also: schwer auszurechnen, daher nimmt man meistens 100nF, denn messen kannn man auch schwer, jede Messung verändert das Verhalten. Bei 4-Lagen reichen auch 10nF, Vorteil, sie wirken besser, vor allem bei IC die intern viel schalten (FPGA Pentium).
Franzi schrieb: > Wie kann ich die Kapazität ausrechnen? Ich handhabe das so wie mit dem Müsli am Morgen: es kommen so viele Flocken in die Schüssel, wie es mein Auge für richtig hält. Klar, man könnte auch den Energiebedarf für die nächsten 5 Stunden und den Energiegehalt einer Flocke ins Verhältnis setzen, dann wüsste man es ganz genau... Pro Versorgungspin 100nF und (je nach Strombedarf) nochmal 1x 10-47uF an die Rail in der Nähe des uC haben bisher immer funktioniert und den EMV Anforderungen genügt. Ein Blick ins Datenblatt und ins Layout des Evalboards lohnt sich auch immer.
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Wichtig ist zunächst, dass der Kondensator überhaupt da ist und dass er möglichst nahe an den Pins angebracht ist. Der Kondensator soll ja kurzzeitige Peak-Ströme liefern, die beim Umschalten der Logiksignale anfallen. Die Stromspitze soll von dem C geliefert werden und nicht direkt von der Quelle - die kann es auf Grund der Leitungsinduktivitäten nämlich nicht. Trotzdem wird die Quelle mit Peaks belastet. Die Ausführung nach Lothar Miller hat den Vorteil, dass diese Peaks in Richtung Quelle besser gefiltert werden und so Abstrahlungen verringert. Es ist also mehr eine Verbesserung der EMV als dass es eine bessere Stützung bietet. Für die IC-Entkopplung ist der Unterschied marginal, zur EMV-Verbesserung kann auch ein Ferrit-Bead deutliche Verbesserung bringen, mehr als die Unterschiede beider Varianten.
Joe F. schrieb: > Pro Versorgungspin 100nF Pro Versorgungspärchen... Nicht umsonst sind diese Versorgungspins bei aktuellen Chipdesigns fast immer paarweise zu finden. Und dort ran gehört der Blockkondensator.
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Noch ein Punkt, die 0805 Bauform ist schon fast ein bisschen gross. Ich denke fuer HC geht es noch, fuer UHS jedenfalls nicht mehr. Da ist selbst ein optimal platzierter 10nF 0603 gerade so ausreichend. Da ist dann wirklich auch mal ein Oszi mit 500M-1Ghz und optimaler Tastkopf anbindung sinnvoll wenn ihr die klingeln sehen wollt. Olaf
@Olaf (Gast) >Noch ein Punkt, die 0805 Bauform ist schon fast ein bisschen gross. Ich >denke fuer HC geht es noch, fuer UHS jedenfalls nicht mehr. Da ist >selbst ein optimal platzierter 10nF 0603 gerade so ausreichend. Schöne Paranoia. Ich wage zu behaupten, daß für DIESE Anwendung auch ein 1206 oder größer PROBLEMLOS ausreicht. >Da ist dann wirklich auch mal ein Oszi mit 500M-1Ghz und optimaler >Tastkopf anbindung sinnvoll wenn ihr die klingeln sehen wollt. Wollen sie das?
@Franzi (Gast) >Der µC hat eine Rise-Time am Pin von 10ns. >Der Level-Shifter hat eine Rise-Time von min. 0.4ns bis max 2.7ns >1. Welche Kapazität nehme ich da? Was ist dafür relevant? Die 20MHz >Clock oder die Rise-Time? Die Anstiegszeit. Aber die ist vor allem auch für die interne Logik relevant. Die kennst du nicht, man muss schätzen. > Wie kann ich die Kapazität ausrechnen? Praktisch gar nicht. Nimm 100nF und gut. https://www.mikrocontroller.net/articles/Kondensator#Entkoppelkondensator >Hier ist auch zulesen, dass es eine recht schlechte Lösung ist, zwischen >Pads vom C und am IC mit den Vias die Versorgung anzulegen. Naja, vielleicht etwas schlechter als das Optimum, aber meist gut genug. > Ist das >wirklich SCHLECHT? Nein. > Oder nur schlechtER, macht in der Praxis aber kaum >einen Unterschied? Ja. >Abblockkondensatoren. Laut Quelle 1 ja eine Katastrophe. Die Quelle übertreibt und verallgemeinert unzulässig. Die Diskussion hatten wir schon mehrfach 8-0
Danke für den Input, also doch eher unkritischer, als vermutet. Falk B. schrieb: > Praktisch gar nicht. Nimm 100nF und gut. Joe F. schrieb: > Pro Versorgungspin 100nF So hätte ich das auch getan. Ich hatte (von wo auch immer) im Hinterkopf, dass bei modernen Chips die 100nF immernoch verwendet werden, aber kaum einen wirklichen Nutzen haben, da dieser Richtwert von vor über 15 Jahren stammt, und eher in Richtung 10nF gehen sollte. Aber ich habe keine Quelle oder Begründung, daher fragte ich hier nochmal nach.
hmmm, viele sind der Meinung das heute immer noch 100nF ausreichend sind. Da war aber schon vor 40 Jahren so an jedem TTL IC so die als echte TTL Gräber gebaut wurden. Wenn ich mich recht erinnere wurden 100nF auch gewählt damit die Summe aller nicht als kapzitive Last zu groß hinter den Reglern wurden. Ich gehe heute eher auf 220nF - 470nF weil die Summe aller Abblock Cs gesunken ist und die ICs eher stärker sind und damit ihr Strombedarf eher stärker geworden ist. Negative Effekte sind mir da nie aufgefallen, aber warum soll dann 100nF HEUTE noch das Optimum sein?
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Joachim B. schrieb: > Ich gehe heute eher auf 220nF - 470nF weil die Summe aller Abblock Cs > gesunken ist und die ICs eher stärker sind und damit ihr Strombedarf > eher stärker geworden ist. > > Negative Effekte sind mir da nie aufgefallen, aber warum soll dann 100nF > HEUTE noch das Optimum sein? Das ist aber definitiv die falsche Richtung. Da heute die Schaltungen deutlich schneller als früher sind, muss man eher zu kleineren Kapazitäten (<100nF) gehen, als größer zu werden. Auch ist die Anzahl an Abblockkondensatoren eher gestiegen. Wenn man sich aktuelle CPUs/Controller anschaut haben diese vergleichweise viele Versorungspaare die abgeblockt werden wollen. Das weiter vom Verbraucher entfernt evtl. größere Kondensatoren hingehören muss man von Anwenung zu Anwendung sehen. Beim obigen Beispiel mit seperater GND und VCC Plane stellen die beiden Planes einen sehr niederimpedanten Kondensator da, der sehr schnell liefern kann.
Kevin S. schrieb: > Das ist aber definitiv die falsche Richtung. das ist deine Meinung, mag an anderer Stelle zutreffen aber nicht bei meinen Schaltungen Kevin S. schrieb: > Da heute die Schaltungen > deutlich schneller als früher sind, muss man eher zu kleineren > Kapazitäten (<100nF) gehen, als größer zu werden. Auch ist die Anzahl an > Abblockkondensatoren eher gestiegen. schneller ja, deswegen denke ich an größere Puffer mehr Kapazitäten, wer auf und um Hochleistungs CPUs schaut hat Recht, nur ich setzte diese ja nicht ein, ich setze heute weniger Logik ICs ein und die eingesetzt werden sind stärker, statt 10 LS oder HC evtl. ein Atmel und statt 1 MHz eben 16 MHz. Vermutlich ist die Diskusion egal, wenn 100nF zu 220nF oder 470nF innerhalb der PI x DAUMEN liegt ;)
Kevin S. schrieb: > Das ist aber definitiv die falsche Richtung. So definitiv ist das wiederum auch nicht. Es ist zwar richtig, dass die ICs schneller wurden, aber sie wurden auch wesentlich komplexer. In Summe stiegen die Stromspitzen (natürlich nicht für Gatter etc.). Man kann durchaus auch mit 1µF statt 100nF Blocken, aber auch mit 10nF. Die kleinen Cs haben ihr Impedanzminimum bei höheren Frequenzen, aber eben weniger Ladung. Außerdem stammen viele Faustregeln noch aus einer Zeit, wo SMD 1µF richtig große Fladen waren. Heute gibt es die in 0402, die 100nF ev. noch kleiner. Das reduziert den induktiven Anteil der früher vorhandenen recht langen Anschlussdrähte auf nahe Null, was einen wesentlichen Vorteil darstellt. Daher: ganz unbewährt sind die 100nF nicht! Nehme diese und denke nicht weiter drüber nach - außer über den Montageort: so nah wie möglich an VCC/GND des ICs, also kurze Zuleitungen. Und wenn die Bedenken trotzdem ganz groß sind, dann nimm 10nF und 1µF parallel.
Joachim B. schrieb: > das ist deine Meinung, mag an anderer Stelle zutreffen aber nicht bei > meinen Schaltungen Ich habe auch nicht im speziellen von deinen Schaltungen gesprochen, die kenne ich nämlich nicht. Allgemein ist es aber so, dass die Anstiegsgeschwindigkeiten kleiner werden und dadurch kleine Kapazitäten nötig sind, die schnell nachliefern können (Was bringt dir ein riesiger Tank der viel zu träge ist?). Deine Schlussfolgerung das heute mehr Strom benötigt wird und deshalb mit großen Kapazitäten abgeblockt werden muss ich falsch. Es wird zwar mehr Strom gebraucht, der kommt aber durch viele schnelle Umschaltungen zu stande und nicht durch einige langsame. Deswegen zur direkten Abblokung am IC eher kleiner als größer werden. In der Zuleitung können dann je nach Bedarf auch größere Cs sitzen. Joachim B. schrieb: > mehr Kapazitäten, wer auf und um Hochleistungs CPUs schaut hat Recht, > nur ich setzte diese ja nicht ein, ich setze heute weniger Logik ICs ein > und die eingesetzt werden sind stärker, statt 10 LS oder HC evtl. ein > Atmel und statt 1 MHz eben 16 MHz. Aber auch "langsame" Bauteile haben heute teilweise schnellere Anstiegszeiten als z.B. vor 10 oder 20 Jahren noch. Da sich der Herstellungsprozess oft verkleinert hat sind auch die Gate-Kapazitäten kleiner und es wird schneller geschaltet (auch wenn man das nicht unbedingt will oder braucht). HildeK schrieb: > Man kann durchaus auch mit 1µF statt 100nF Blocken, aber auch mit 10nF. Kann man und soll man auch, man sollte nur wissen wo welcher Wert sinnvoll ist und wo dann die Grenzen liegen. Das größere Cs ein Impedanzminimum bei niedrigen Frequenzen haben hast du ja bereits geschrieben. Dessen sollte man sich dann aber auch bei der Auswahl bewusst sein. HildeK schrieb: > Daher: ganz unbewährt sind die 100nF nicht! Da stimme ich dir voll zu. Für sehr viele ICs reichen die 100nF problemslos aus und deswegen kommen sie auch in nahezu jeder Schaltung vor. Man sollte aber immer das Datenblatt des ICs konsultieren und auf Empfehlungen bzgl. Abblockung und Layout achten. Wenn nichts angegeben ist und es kein IC mit kritischen Zeiten ist nehme ich auch immer 100nF und evtl. je nachdem ob Leistung (>=1µF) oder Geschwindigkeit (<=33nF) weitere parallel. Wobei der kleinste C immer möglichst nah an die GND/VCC Paare kommt.
Hallo, was man auch oft sieht ist die Kombination aus zwei oder gar drei Cs: 10nF + 470nF oder wenns ein fetter FPGA ist dann vielleicht 1nF + 100nF + 1µF
Kevin S. schrieb: > Für sehr viele ICs reichen die 100nF > problemslos aus und deswegen kommen sie auch in nahezu jeder Schaltung > vor. ist es nicht oft so weil "hamwa immer so gemacht" Wie hier festgestellt wurde kann eben nicht jeder die echte benötigte Kapazität bestimmen. Kevin S. schrieb: > Allgemein ist es aber so, dass die > Anstiegsgeschwindigkeiten kleiner werden und dadurch kleine Kapazitäten > nötig sind, die schnell nachliefern können allgemein? Das bedeutet doch nichts, genau wie deine Behauptung das größere Kondensatoren nicht schnell nachliefern können, das impliziert doch das größere Kondensatoren immer einen höheren induktiven Anteil haben, was ich auch bezweifel bei KerKo.
Joachim B. schrieb: > das impliziert doch das > größere Kondensatoren immer einen höheren induktiven Anteil haben, Dann schau dir mal den Impedanzverlauf diverser Kondensatoren an. Kemet hat (zumindest früher) ein Spiceprogramm zum Download, in dem man genau dieses simulieren kann mit deren Kondensatorprogramm. Da siehst du sehr schön, dass das Impedanzminimum bei großen Kondensatoren tiefer liegt als bei kleinen. Oberhalb davon dominiert der induktive Anteil. Kemet: heute Onlineprogramm http://ksim.kemet.com/Default.aspx
> Das bedeutet doch nichts, genau wie deine Behauptung das größere > Kondensatoren nicht schnell nachliefern können, das impliziert doch das > größere Kondensatoren immer einen höheren induktiven Anteil haben, was > ich auch bezweifel bei KerKo. Nicht labern, entweder Datenblatt lesen oder messen. Ich hab erst letzte Woche ein UHS Gatter gesehen das mit einem optimal plaziertem 100nF 0603 bei jeder Schaltflanke eine satte 300Mhz Schwingung erzeugt hat. Mit 10nF in derselben Bauform war Ruhe. Und ich glaube ein AHC-Gatter wird nicht viel besser sein. Mag ja sein das die meisten hier noch mit gutmuetigen HC-Gattern aus ihrer Jugend Erfahrung haben, aber aktuelle Logicfamilien koennen giftig sein. Olaf
HildeK schrieb: > Dann schau dir mal den Impedanzverlauf hatte ich gesucht, aber nichts passendes gefunden, vermutlich streiten wir aber hier um Kaisers Bart, denn in den Bereichen wo hier oft hobbymäßig auf eigene Platinen gearbeitet wird ists egal ob 100nF oder 470nF. Ich bin raus, will ja nicht um jeden Preis Recht behalten.
Joachim B. schrieb: > hatte ich gesucht, aber nichts passendes gefunden, Falls es dich doch noch interessiert, hier zwei Links auf beispielhafte Impedanzverläufe verschiedener Kapazitäten: https://i.stack.imgur.com/O1WpV.png https://i.stack.imgur.com/zmMpK.gif Joachim B. schrieb: > allgemein? > Das bedeutet doch nichts, genau wie deine Behauptung das größere > Kondensatoren nicht schnell nachliefern können Wenn du die Diagramme verstehst, wirst du auch verstehen, dass ich nicht irgendetwas behaupte, sondern es Tatsachen sind. Joachim B. schrieb: > denn in den Bereichen wo hier oft > hobbymäßig auf eigene Platinen gearbeitet wird ists egal ob 100nF oder > 470nF. Das ist häufig richtig, aber kann unter Umständen auch mal schief gehen. Ich will hier nichts schlecht reden, nur verhindern dass Leute die den Thread evtl. verfolgen auf den Gedanken kommen "Viel hilft viel -> also nehme ich 10µF".
Kevin S. schrieb: > nur verhindern dass Leute die den > Thread evtl. verfolgen auf den Gedanken kommen "Viel hilft viel -> also > nehme ich 10µF". da stimme ich zu, SMD in der Kapazität haben mit Kapazitätsverlust an den Spannungsgrenzen Probleme, AL Elkos haben nennenswerte induktive Anteile. Bei den von mir genannten bedrahteten KerKos zwischen 100nF und 470nF sehe ich die Probleme weniger. Du hast Recht viel hilft nicht immer viel, trotzdem bin ich in dem Glauben (was soll man ohne spezielle Meßmöglichkeiten auch machen) das weniger eingesetzte heutige IC die stärker sind mehr Buffer brauchen als frühere und das viele früher eingesetzte 100nF für jedes IC heute durch wenigere ICs eine kapazitive Aufrüstung benötigen, jedenfalls habe ich noch keine schädlichen Einflüsse beobachtet zumal in dem Bereich 100, 220, 470nF.
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HildeK schrieb: > Die kleinen Cs haben ihr Impedanzminimum bei höheren Frequenzen, aber > eben weniger Ladung. Den Graphen habe ich auch im Kopf. Deshalb habe ich mich gefragt, ob die Risetime oder die 20MHz Frequenz relevant sind. Kevin S. schrieb: > Aber auch "langsame" Bauteile haben heute teilweise schnellere > Anstiegszeiten als z.B. vor 10 oder 20 Jahren noch. Das Beispiel brachte auch der Herr, bei dem ich ein High-Speed Seminar hatte. Dort funktionierte urplötzlich ein Produkt bei einer Firma nicht mehr. Nach langem gucken kam dann raus, dass andere Logik Gatter genutzt wurden, die das gleiche abkönnen, aber schneller geschaltet haben. Dort war dann allerdings Reflexionen die Ursache. Matthias K. schrieb: > oder wenns ein fetter FPGA ist dann vielleicht 1nF + 100nF + 1µF Aber doch nicht an jedem Pärchen? Bei nem fetten FPGA hat man doch locker mal 20-50 Pärchen, und dann drei C's pro Pärchen?
Franzi schrieb: > Das Beispiel brachte auch der Herr, bei dem ich ein High-Speed Seminar > hatte. Aha, und was war jetzt das Ergebnis dieses Seminars? So erfolgreich kann es ja nicht gewesen sein. Offenbar ist vor allem deine German-Angst geschürt worden irgendwas falsch zu machen. Lass' mich raten, das Seminar wurde von einem bekannten Hersteller/Vertrieb (der mit W anfängt) von Keramikkondensatoren und Induktivitäten veranstaltet ... Mache es doch einfach wie inzwischen ausführlich erörtert (Standardmaßnahme / Empfehlung lt. Datenblatt), und wenn dann im EMV Labor noch Auffälligkeiten da sein sollten machst du dir weitere Gedanken.
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Franzi schrieb: > Aber doch nicht an jedem Pärchen? Bei nem fetten FPGA hat man doch > locker mal 20-50 Pärchen, und dann drei C's pro Pärchen? Nicht unbedingt. Die großen Cs könnten gemeinsam für mehrere Paare verwendet werden, sie dürfen auch ein wenig weiter weg von den Pins sein und der ganz große darf dann auch 10µ haben und ein Elko/Tantal sein. Wichtig ist, dass der kleinste möglichst nahe an den Pins sitzt.
Joe F. schrieb: > Aha, und was war jetzt das Ergebnis dieses Seminars? > So erfolgreich kann es ja nicht gewesen sein. Das Ergebnis war ein besseres Verständnis für Dinge wie Reflexionen, Crosstalk, Lagen/Platinenaufbau usw. Aber interessant, wie du an einer Frage erkennen kannst, wie erfolgreich ein 3-Tages Seminar war, Respekt. Vorallem, weil du dafür mein Wissensstand davor kennen musst. Du solltest mit diesen Fähigkeiten in der Marktanalyse arbeiten. Joe F. schrieb: > Offenbar ist vor allem deine German-Angst geschürt worden irgendwas > falsch zu machen. Nicht direkt, aber bei teurer werdenen Boards wird es (zumindest im Privaten) auch immer ärgerlicher, wegen solchen Kleinigkeiten ein nicht oder nicht richtig funktionierendes Board zu haben. Die Abblockung wurde dort übrigens nicht so sehr behandelt wie andere Themen. Und als es darum ging wurden sehr ausführlich die Vorteile von Dicht aneinander liegenden Planes behandelt. Also oben Signal und dann 2-3 Vcc/GND Pärchen mit 50μm Abstand. Bedeutet aber auch mkndestens eine 10 Lagen PCB mit unsymmetrischem Lagenaufbau. Er meinte sehr oft "sehr teuer aber elektrisch super geeignet und fast ideale Stütze für ICs". Nur leider in meinem Fall irrelevant. Joe F. schrieb: > Lass' mich raten, das Seminar wurde von einem bekannten > Hersteller/Vertrieb (der mit W anfängt) von Keramikkondensatoren und > Induktivitäten veranstaltet ... Nope. Die Firma stellt nichts her und ist nur für Seminare da. Joe F. schrieb: > Mache es doch einfach wie inzwischen ausführlich erörtert > (Standardmaßnahme / Empfehlung lt. Datenblatt), und wenn dann im EMV > Labor noch Auffälligkeiten da sein sollten machst du dir weitere > Gedanken. Ja, wenn im Datenblatt eine Empfehlung ist, werde ich das so tun. Für den Rest nehme ich bisher den Standard 100nF. Allerdings ohne zu wissen warum, was bedeutet, ich weiß auch nicht, wann ich einen anderen oder mehrere nehmen sollte und wenn, welche. Ich verstehe gerne, wieso ich das und das tue. Aber hier schwankt es ja auch zwischen 10nF und 470nF mit größeren Cs zum Stützen des kleinen Cs oder ohne. EMV Labor hab ich leider nicht. Also werde ich weiterhin 100nF Cs nehmen, bis irgendwas nicht funktioniert und dann rumexperimentieren/raten. Es sei denn im DB steht was genaueres drin. HildeK schrieb: > Franzi schrieb: >> Aber doch nicht an jedem Pärchen? Bei nem fetten FPGA hat man doch >> locker mal 20-50 Pärchen, und dann drei C's pro Pärchen? > > Nicht unbedingt. > Die großen Cs könnten gemeinsam für mehrere Paare verwendet werden, sie > dürfen auch ein wenig weiter weg von den Pins sein und der ganz große > darf dann auch 10µ haben und ein Elko/Tantal sein. Wichtig ist, dass der > kleinste möglichst nahe an den Pins sitzt. Alles klar, danke.
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