Hallo, in meinem ADC Projekt werde ich 3 ADCs des Typs LTC2325 mit 16Bit verwenden um so zusammen 12 Eingänge zu digitalisieren. Der Baustein besitzt 4 ADCs und für jeden dieser ADCs einen Ausgang entweder als CMOS oder als LVDS. Für CMOS benötige ich einen IO am FPGA, für LVDS natürlich zwei. ADC ADC Modul verwende ich bisher dieses: https://shop.trenz-electronic.de/de/TE0725LP-01-100-2C-Artix-FPGA-Modul-2-x-50-Pin-mit-Xilinx-XC7A100T-2CSG324C-Variante-2C Das hat ohne JTAG Header 42+42+8 IOs, also zusammen 92 IOs. Die IOs sind auf dem Board von Trenz wie man auf den Bildern https://shop.trenz-electronic.de/media/image/88/65/04/TE0725LP-01-100-2L_1.jpg sieht schön nebeneinander gelayoutet. Derzeit verwende ich einen LTC2325 im CMOS Modus und es funktioniert wie gewünscht, ich brauch nur wenige IOs, aber mache ich mir dadurch etwas kaputt? Also sollte ich LVDS verwenden wenn ich möchte, dass das Rauschen möglichst gering bleibt? Und dann werden die ADCs noch galvanisch getrennt, zwischen ADC und FPGA, geht das auch mit LVDS einfach? Bei CMOS verwende ich so ADuM Bausteine, da klappt das prima. Danke!
Hallo Die Frage war CMOS oder LVDS - Anbindung. Wennst du alle Kanäle verwenden möchtest dann benötigt der FPGA: für CMOS: 3(ADCs) * (/CNV + SCK + CLKOUT + SDO1-4)=21 IOs für LVDS: 3*/CNV(SE) oder zusammenhängen 3*SCK(Diff) 3*CLKOUT(Diff) 3*4 SDO1-4(Diff) -> maximum 3 SE und 18 Diff Das FPGA muss daher die Anzahl an LVDS auch besitzen. Für LVDS spricht eine höhere Störrfestigkeit als bei CMOS. Für LVDS sind galv. Isolatoren teurer. Hier vorallem auch wegen der Menge (18LVDS) Bei LVDS gibt es die Impedanzkontrolle(100R), Abschlusswiderstand(Terminierung) und Längenmatching im PCB Bei CMOS nur Impedanzkontrolle Bei CMOS kann man leichter messen. Bei LVDS benötigt man schon einen Differentiellen-Tastkopf. Es gibt sicher noch mehr Punkte bezüglich Auswahl CMOS oder LVDS. Ich würde aber nicht 3 ADCs mit 18 LVDS verwenden. Es gibt ADCs mit 8 Eingänge und 4 LVDS. mfg Mike
Vielen Dank! Ja ich fragte eigentlich wegen so analogen Eigenschaften wie Übersprechen und so. Auf der FPGA Platine sind die Leiterbahnen einiger IOs eng nebeneinander und wenn ich da kein differentielles Signal anlege sondern CMOS bin ich mir nicht sicher ob das guter Stil ist. Ja, funktioniert bisher aber macht man das so? mike schrieb: > Ich würde aber nicht 3 ADCs mit 18 LVDS verwenden. > Es gibt ADCs mit 8 Eingänge und 4 LVDS. Stimmt, aber die sind nicht so einfach im Layout. Oder hast Du da eine Empfehlung? Die ADCs sollen auf jeden Fall gleichzeitig abtasten, also nichts mit MUX am Eingang.
Gustl B. schrieb: > Ja ich fragte eigentlich wegen so analogen Eigenschaften wie > Übersprechen und so. Auf der FPGA Platine sind die Leiterbahnen einiger > IOs eng nebeneinander und wenn ich da kein differentielles Signal anlege > sondern CMOS bin ich mir nicht sicher ob das guter Stil ist. Ja, > funktioniert bisher aber macht man das so? Im Bild von deinem ersten Post sieht man recht gut die LVDS Paare. Da kann der Abstand zwischen der P und der N-Leitung schon so zwischen 0.1mm und 0.2mm sein. Für "steilflankige" analogen Signale wäre so ein Abstand wegen dem Übersprechen m.E. zu gering. Hier bei LVDS sind es ja digitale Signale. Jetzt wo ich nochmal auf das Bild der LP angesehen habe bin ich mir nicht sicher ob hier die LVDS und IOs impedanzkontrolliert geführt wurden. Weil im Bild sieht es so aus als wäre kein Inner-Layer vorhanden. Die Impedanzkontrolle funktioniert nur wenn die Leitungen über oder unter einer Referenze-Plane geroutet werden. Andererseits ist die LP recht klein und dadurch die Leiterbahnen nicht so lang (um impedanzkontrolliert führen zu müssen). Meines Erachtens kann man hier auf dieser LP schon die LVDS-Paare für CMOS-Leitungen verwenden. Wenn wirklich ein Übersprechen ein Problem darstellt, dann nur wenn die Clock-Rate auf der SCK-Leitung sehr hoch ist. Was mir noch einfällt: Bei IO´s vom FPGA kann man natürlich konf. ob Ein-oder Ausgang. Bei LVDS kann es aber sein, dass diese nur entweder Ein- oder Ausgänge sind.(das ist zumindest bei jenem FPGA welchen wir im Einsatz haben) In deinem Fall benötigst du zumindest 12(Daten) LVDS Eingänge beim FPGA. Gustl B. schrieb: > mike schrieb: >> Ich würde aber nicht 3 ADCs mit 18 LVDS verwenden. >> Es gibt ADCs mit 8 Eingänge und 4 LVDS. > > Stimmt, aber die sind nicht so einfach im Layout. Oder hast Du da eine > Empfehlung? Die ADCs sollen auf jeden Fall gleichzeitig abtasten, also > nichts mit MUX am Eingang. Je mehr Leitungen desto schwieriger das Layouten. Aber vorallem viele Diff-pairs zu routen ist schwierig. Unter Eagle kann dies zur Verzweiflung führen(Also Vorsicht ;-). mfg Mike
mike schrieb: > Die Impedanzkontrolle funktioniert nur wenn die Leitungen über oder > unter einer Referenze-Plane geroutet werden. Andererseits ist die LP > recht klein und dadurch die Leiterbahnen nicht so lang (um > impedanzkontrolliert führen zu müssen) Auch ohne GND-Plane haben die Leitungen natürlich eine Impedanz (auch ein einsamer Draht im Universum hat eine), aber sicher nicht die richtige. Um so in die Gegend von 100 Ohm zu kommen, bräuchte man mehrere mm breite Leiterbahnen. Auf der gezeigten Platine haben die Paare also nicht die richtige Impedanz, was wegen der kurzen Wege wohl keine Rolle spielt. Bleibt die Frage, wieso keine GND-Plane vorgesehen ist: die Platine ist 2seitig, und eine GND-Plane auf der anderen Seite hilft kaum, die Impedanz wird nur richtig mit einer GND-Plane dicht darunter, also mit einem Multilayer. Die Diff Pairs sind sorgfältig und mit Längenausgleich verlegt, der Layouter war offensichtlich Fachmann und wusste was er da tut. Georg
OK, dann verwende ich CMOS weiter wenn LVDS da keine großen Vorteile hat. Dass es schwieriger wird mit LVDS war mir klar, mehr IOs kostet es aus. Mal gucken ob das CMOS irgendwann Probleme bereitet mit Übersprechen. Danke!
Hallo Ich würde eher mal versuchen nur einen ADC in Betrieb zu nehmen. Eine LP zu designen ist eh schwer genug. Du benötigst ja viele Komponenten um den ADC "herum." Spannungsregler, Referenzspannungsquelle, Diff-Op pro Kanal, galv. Trennung für die CMOS-Leitungen und der Spannungsversorgung. Der ADC hat auch ein Exposed-Pad. Händisch löten wird daher schwieriger, aber dies geht natürlich auch. Diesbezüglich plaziere ich eine Durchkontaktierung mit 2mm-Loch in der Mitte des Exposed-Pads. Von der Rückseite der LP kann man dann mit dem Lötkolben dieses Pad erhitzen/verlöten. Für maschinelles Bestücken darf man dies aber nicht, weil sonst die Paste auf die andere LP-Seite fließt. mfg Mike
Das habe ich schon getan, siehe https://gus.tl/wp/?p=139 , funktioniert auch. Ist noch nicht galvanisch getrennt, aber das hatte ich auch schonmal. War sehr lehrreich und hat Spaß gemacht.
Bei so einem Projet sollten FPGA und ADC auf demselben Board sein, also nichts mit Flachband, Steckbrett oder Streifenleiter.
@Gustl Buheitel (-gb-) >in meinem ADC Projekt werde ich 3 ADCs des Typs LTC2325 mit 16Bit Netter IC. >im CMOS Modus und es funktioniert wie gewünscht, ich brauch nur wenige >IOs, aber mache ich mir dadurch etwas kaputt? Theoretisch erzeugt CMOS mit seinem deutlich höheren Signalhub mehr Störungen. Praktisch fällt das nur wenig ist Gewicht, wenn das Layout gut ist. > Also sollte ich LVDS >verwenden wenn ich möchte, dass das Rauschen möglichst gering bleibt? Theoretisch ja, praktisch nein. Um dort WIRKLICH das letzte Bisschen an Rauschen zu minimieren, muss man schon sehr viel Erfahrung haben. >Und dann werden die ADCs noch galvanisch getrennt, zwischen ADC und >FPGA, geht das auch mit LVDS einfach? Wenn du Isolatoren hast, die LVDS direkt verarbeiten können. Wenn nicht, brauchst du wieder Wandler von LVDS auf CMOS und hast nichts gewonnen ;-) > Bei CMOS verwende ich so ADuM >Bausteine, da klappt das prima. Dann bleib dabei.
Metatroll schrieb: > Bei so einem Projet sollten FPGA und ADC auf demselben Board sein, also > nichts mit Flachband, Steckbrett oder Streifenleiter. Naja, eine FPGA mit BGA kann ich nicht selber verlöten und auf 4 Lagen wird es für einen Artix auch eher eng. Bisher hatte ich mit den Modulen von Trenz keine Probleme. Aber ja, ich hatte auch schon an einen handlötbaren FPGA gedacht. Für eine schnelle Datenübertragung über USB brauche ich im FPGA aber etwas BlockRAM, da haben die kleinen FPGAs zu wenig. Falk B. schrieb: > Netter IC. Das finde ich auch. Falk B. schrieb: > Theoretisch erzeugt CMOS mit seinem deutlich höheren Signalhub mehr > Störungen. Praktisch fällt das nur wenig ist Gewicht, wenn das Layout > gut ist. OK, das beantwortet das Thema des Threads. Falk B. schrieb: > Theoretisch ja, praktisch nein. Um dort WIRKLICH das letzte Bisschen an > Rauschen zu minimieren, muss man schon sehr viel Erfahrung haben. Gut, die habe ich nicht. Bisher habe ich noch nichts mit LVDS gemacht, werde ich mir zwar mal angucken, dann aber eher an einem Hobbyprojekt. Falk B. schrieb: > Wenn du Isolatoren hast, die LVDS direkt verarbeiten können. Wenn nicht, > brauchst du wieder Wandler von LVDS auf CMOS und hast nichts gewonnen > ;-) Falk B. schrieb: > Dann bleib dabei. Wunderbar! Dann messe ich erstmal ob die Isolation wirklich was bringt bei meiner Testplatine und je nachdem bekommen die ADCs dann Isolatoren spendiert oder auch nicht.
Bist du sicher galvanische Trennung zu brauchen ? Was soll's denn werden ? Allenfalls kann man das Signal auch AC - koppeln.
Hui Nei schrieb: > Allenfalls kann man das Signal auch AC - koppeln. Ne, geht nicht, ich brauche den DC Anteil auch. Ob ich aber galvanische Trennung brauche weiß ich noch nicht. Habe aber eine Testplatine, an der werde ich das mal nachmessen.
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