D-Flip-Flop Rückkopplung negiertem Ausgang Qbar auf Eingang D

[Bruno K. (b0bbyr4y)]

Hi,

ich versuche mich gerade in VHDL und brauche in einer Schaltung ein 
D-Flip-Flop, bei dem der negierte Ausgang Qbar auf den Eingang D 
zurückgeführt wird. Leider bin ich mit meinem VHDL-Code nicht weiter 
gekommen. Ich kann mir leider auch nicht erklären wo der Fehler liegt.

Der VHDL-Code für das D-Flip-Flop:

entity dff2 is
  Port ( D : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC;
                      Qbar : inout STD_LOGIC
  );
end dff2;

architecture Behavioral of dff2 is

begin

  process (CLK)
  begin
    if( CLK='1' and CLK'event ) then
      Q <= D;
      Qbar <= not(D);
    end if;
  end process;

end Behavioral;

Der VHDL-Code mit der Rückführung durch ein

signal Qbar_s

 und dem Signal für die Simulation ist unten aufgeführt. Im Anhang habe 
ich auch noch ein Diagramm mit der Beschaltung des D-Flip-Flops, wie ich 
es versucht habe zu simulieren.

entity test_dff is
--  Port ( );
end test_dff;

architecture Behavioral of test_dff is

  component dff2
  port( D : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC;
                       Qbar : inout STD_LOGIC
  );
  end component;

  signal U1 : STD_LOGIC;
  signal CLK_s : STD_LOGIC;
  signal Q_s : STD_LOGIC;
  signal Qbar_s : STD_LOGIC;

  constant period : TIME := 20us;

begin

  -- Instantiate D-FF1
  dff1 : dff2 port map (
    D => Qbar_s,
    CLK => CLK_s,
    Q => Q_s,
    Qbar => Qbar_s
  );

  -- Generate clock
  CLK <=  '1' after 1*period/2,
    '0' after 1*period,
    '1' after 3*period/2,
    '0' after 2*period,
    '1' after 5*period/2,
    '0' after 3*period,
    '1' after 7*period/2,
    '0' after 4*period,
    '1' after 9*period/2,
    '0' after 5*period,
    '1' after 11*period/2,
    '0' after 6*period,
    '1' after 13*period/2,
    '0' after 7*period,
    '1' after 15*period/2,
    '0' after 8*period,
    '1' after 17*period/2,
    '0' after 9*period,
    '1' after 19*period/2,
    '0' after 10*period,
    '1' after 21*period/2,
    '0' after 11*period,
    '1' after 23*period/2,
    '0' after 12*period,
    '1' after 25*period/2,
    '0' after 13*period,
    '1' after 27*period/2,
    '0' after 14*period,
    '1' after 29*period/2,
    '0' after 15*period,
    '1' after 31*period/2,
    '0' after 16*period,
    '1' after 33*period/2,
    '0' after 17*period,
    '1' after 35*period/2,
    '0' after 18*period,
    '1' after 37*period/2,
    '0' after 19*period,
    '1' after 39*period/2,
    '0' after 20*period;

end Behavioral;

Im Anhang habe ich auch noch eine Abbildung mit den Signalverläufen zur 
Simulation. Meine Ausgänge bleiben undefined (U) und ich weiß nicht 
warum :-/

Kann mir einer erklären was ich übersehe? Eine direkte Rückkopplung 
sollte doch möglich sein?


Freundliche Grüße
Bruno

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bruno K. schrieb:
> Kann mir einer erklären was ich übersehe?
Am Anfang sind alle Signale 'U'nitialized. Und was ist ein negiertes 
'U'? Auch ein 'U'...

Probiers mal als Gebastel so:

  Port ( D : in STD_LOGIC; CLK : in STD_LOGIC;
                      Q : out STD_LOGIC := '0';
                      Qbar : inout STD_LOGIC := '1' );

Und: arbeite mit lokalen Signalen statt mit inout. Denn du hast da weit 
und breit keine inout. Nirgends.
Und lokale Signale kannst du dann auch initialisieren wie es sich 
gehört.


> CLK <=  '1' after 1*period/2,
Fehlt da ein _s?

BTW, einen Takt erzeuge ich so:

  signal CLK_s : STD_LOGIC := '0';

begin

  -- Generate clock
  CLK_s <=  not CLK_s after period/2;

[bitwurschtler (Gast)]

-- Toggle-FF
library ieee;
use ieee. std_logic_1164.all;

entity dff2 is
   Port ( --D    : in STD_LOGIC; 
        CLK_i    : in STD_LOGIC; 
          Q_o    : out STD_LOGIC;
          Qbar_o : out STD_LOGIC
   );
 end dff2;


architecture Behavioral of dff2 is

signal Q_sig: std_logic := '0'; --check init value 

signal D_sig, Qbar_sig: std_logic;  
begin
   process (CLK_i)
   begin
     if rising_edge(CLK_i) then
       Q_sig <= D_sig;
     end if;
   end process;

Qbar_sig <= not Q_sig; 
D_sig    <=     Qbar_sig;

Q_o      <=     Q_sig; 
Qbar_o   <=     Qbar_sig;


end Behavioral;

[Bruno K. (b0bbyr4y)]

Danke Lothar,

das Problem war tatsächlich nur die Initialisierung. Habe jetzt ein 
Reset mit eingebaut, der alles in einen definierten Zustand bringt.

Danke nochmal.

Grüße
Bruno

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bruno K. schrieb:
> das Problem war tatsächlich nur die Initialisierung.
Wie gesagt: vordergründig...  ;-)