Hallo Leute, ich versuche mich erstmalig an vierlagigen Platinen, und kämpfe etwas mit meinen "Gewohnheiten" aus der zweilagigen Zeit ;-) Dort habe ich immer versucht, möglichst viel auf Top zu routen, um die Gnd-Plane auf Bottom möglichst wenig zu zerschneiden... Erstmal Lagenaufbau: Top - Gnd - Versorgung - Bottom ist ok? Wenn ich Bereiche mit verschiedener Versorgungsspannung habe (aktuell 12V, 5V und 3.3V), macht es Sinn diese zu "gruppieren" und denen ein eigenes Versorgungs-Polygon zu spendieren? Weiters gehe ich dazu über, möglichst wenig auf Top zu routen, sondern möglichst schnell nach bottom "abzutauchen", das "Zerschneiden" dort ist ja recht egal (oder?) und ich habe auf Top recht wenig Leitungen. Speziell versuche ich Leitungen unter ICs (aber auch unter Hühnerfutter) zu vermeiden (außer es bietet sich wirklich an) Das heisst aber auch, dass zB ein ATmega1284 von Vias ziemlich "eingekesselt" ist... andererseits hätten die Vias den Vorteil, für eine (kleine) Prüfspitze einen guten "Halt" zu bieten... Ich achte natürlich darauf, dass die gnd-Plane "im Inneren" der ICs (speziell bei TQFP) trotzdem gut angebunden ist... Wo ich auch unsicher bin: Macht man auf den Innenlagen bei THT-Bauteilen "Thermals" oder nicht? Trotz eines recht passablen Lötkolbens (Weller WS80) plage ich mich immer etwas ohne Thermals... (ich löte bleihaltig) Was gibt es an meiner Vorgehensweise auszusetzen? Gibt es sonst spezielle "Do's and Don'ts" bezogen auf vierlagiges Layout? Es geht dabei nur um Hobby-Projekte, und da auch nichts "gefährliches", also (kaum) HF und wenn dann <100MHz Danke euch! Michi
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Michael R. schrieb: > Erstmal Lagenaufbau: Top - Gnd - Versorgung - Bottom ist ok? Ist der gängige Weg, also ja. Michael R. schrieb: > Wenn ich Bereiche mit verschiedener Versorgungsspannung habe (aktuell > 12V, 5V und 3.3V), macht es Sinn diese zu "gruppieren" und denen ein > eigenes Versorgungs-Polygon zu spendieren? Soweit ebenfalls Sinnvoll bei Digitalen Schaltungen (wovon ich jetzt mal ausgehe) Michael R. schrieb: > Weiters gehe ich dazu über, möglichst wenig auf Top zu routen, sondern > möglichst schnell nach bottom "abzutauchen", das "Zerschneiden" dort ist > ja recht egal (oder?) und ich habe auf Top recht wenig Leitungen. > Speziell versuche ich Leitungen unter ICs (aber auch unter Hühnerfutter) > zu vermeiden (außer es bietet sich wirklich an) Man muss nur aufpassen, daß man keine Via-Zäune baut. Also viele Vias direkt nebeneinander setzt und damit die Planes unterbricht. ansonsten sollte man den Verfügbaren Platz ruhig ausnutzen. Auch bei Mehrlagigen Platinen ist es nicht ungewöhnlich, daß man Leitungen unter ICs und SMD Bauteilen hinduch führt. Michael R. schrieb: > Wo ich auch unsicher bin: Macht man auf den Innenlagen bei THT-Bauteilen > "Thermals" oder nicht? Trotz eines recht passablen Lötkolbens (Weller > WS80) plage ich mich immer etwas ohne Thermals... (ich löte bleihaltig) Beim Industriellen Fertigen ist es egal. Problematisch wird es, wenn du ein Bauteil auslöten willst. Bei 4 Lagen ist das aber noch relativ unkritisch. Wenn du aber einen 10 und mehr Lagigen Aufbau hast, wo die knapp Hälfte GND Planes sind, da ist die Wärmeverteilung der Platine dann so gut, daß es sehr schwierig wird, dort etwas auszulöten. Einlöten geht meisst noch, wennglci hnicht sichergestellt werden kann, daß das Via komplett mit Lot vollgesaugt wird. Michael R. schrieb: > Es geht dabei nur um Hobby-Projekte, und da auch nichts "gefährliches", > also (kaum) HF und wenn dann <100MHz Die Taktfrequenz spielt (nahezu) keine Rolle, wichtig sind die Anstiegszeiten der Signale und die liegen heute maximal im einstelligen ns Bereich. Das bedeutet, daß z.B. ein einfaches Buffer mit 4,3ns Anstiegszeit Leitungen erfordert, welche für 232MHz ausgelegt sind. (Auch wenn es nur mit 10kHz angesteuert wird) Aber bei Hobbyprojekten sollte auch das nicht so die große Rolle spielen.
Hallo Michael, ich kenne das mit den Gewohnheiten von 2 Lagen, muss mich bei einem neuen 4-Lagen-Projekt auch immer daran erinnern, dass ich für VCC/Masse ja nur "abtauchen" muss ;-) Was man bei 4 Lagen finde ich gut (konsequenter als bei 2) machen kann, ist die Anbindung von ICs an Stützkondensatoren und dann an die Versorgungslage, wie hier gezeigt: http://www.lothar-miller.de/s9y/categories/14-Entkopplung Lagenaufbau handhabe ich auch so, ist der gängige Weg. Falls du Eagle verwendest, würde ich dir jedenfalls empfehlen, die GND und Versorgungslagen nicht als Supply-Layer anzulegen, sondern die Flächen/Polygone manuell zu erstellen. Die Supply-Layer sind nämlich invertiert dargestellt und automatisch vollflächig. Gerade für verschiedene Spannungspolygone ist das unbrauchbar. Bei mehreren Spannungen habe ich auch die Versorgungslage in verschiedene Bereiche unterteilt, je nach Spannung. Würde bei THT auch innen Thermals einsetzen, Vias mache ich meist ohne Thermals. Grundsätzlich hört sich deine Herangehensweise für mich sauber an. Mit 4 Lagen, Masse und VCC im inneren hast du meist schon Aufbaubedingt EMV-Technisch bessere Platinen als 2-lagig (Durchgängigere Massefläche, Stützkondensator durch Kapazität zwischen GND und VCC-Ebenen). Für Hobbyprojekte denke ich nicht, dass du damit Probleme bekommst. Also, mutig voran ;-)
Weshalb sollte man sofort und maximal oft auf die Rueckseite routen ? Das ergibt keinen Sinn.
Christian B. schrieb: > Man muss nur aufpassen, daß man keine Via-Zäune baut. Genau das meinte ich mit "einkesseln". Danke, ich werde drauf achten... Christian B. schrieb: > Die Taktfrequenz spielt (nahezu) keine Rolle, wichtig sind die > Anstiegszeiten der Signale und die liegen heute maximal im einstelligen > ns Bereich. Das bedeutet, daß z.B. ein einfaches Buffer mit 4,3ns > Anstiegszeit Leitungen erfordert, welche für 232MHz ausgelegt sind. Da hast du natürlich recht, das habe ich wieder erfolgreich vergessen :-) Aber: Was genau bedeutet es, eine Leitung "auf 232 MHz auslegen"? Martin schrieb: > http://www.lothar-miller.de/s9y/categories/14-Entkopplung Lothar's Seiten gehören ohnehin zu meiner allabendlichen Bettlektüre ;-) Trotzdem tu ich mir hier immer schwer. Mit ein Grund ist, dass ich hauptsächlich 1206 verwende (0805 in Notwehr, das machen meine Augen und meine zittrigen Finger nicht mehr mit). Und da ist es für mich schwierig, Lothar's "schöne" Anbindung hinzukriegen. Speziell beim ATmega1284 neben dem Quarz, und bei AVCC/AREF. Vielleicht kann mal jemand ein Beispiel eines "schönen" Layouts eines ATmega328 oder 1284 (oder vergleichbare) herzeigen? lg Michi
Effektiv heißt "auf 232 MHz auslegen" für mich für den Hobbyisten: achte darauf, dass eine Ground-Rückleitung direkt darunter oder daneben liegt. Aber mit 4-Layer und einer Groundplane, die für sonst nichts benutzt wird, ist das ohnehin immer gegeben. Also kein Stress, das tut schon.
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"Vielleicht kann mal jemand ein Beispiel eines "schönen" Layouts eines ATmega328 oder 1284 (oder vergleichbare) herzeigen?" Gib mal eine ganz exakte Bestellbezeichnung für den ATmega an, dann zeige ich Dir was.
Der Mitleser schrieb: > Gib mal eine ganz exakte Bestellbezeichnung für den ATmega an, dann > zeige ich Dir was. momentan arbeit ich grad mit einem ATMEGA1284P-AU im 44-Pin TQFP. Danke schon mal!
Michael R. schrieb: > Weiters gehe ich dazu über, möglichst wenig auf Top zu routen Dafür besteht überhaupt kein Grund, im Gegenteil. Gerade bei SMD lassen sich viele Verbindungen, die nur in die Nähe gehen, ohne Lagenwechsel routen, und das ist IMMER vorzuziehen. Du kannst ruhig on Top routen, soweit da Platz ist, und Leitungen unter Bauteilen sind auch ganz normal, es kommt nur drauf an die nötigen Abstände einzuhalten. Es gibt da nur wenige Ausnahmen, z.B. bei Schaltreglern oder HF-Verstärkern. Dazu muss man halt die Funktion der Schaltung verstehen, z.B. was sich beeinflussen kann. Michael R. schrieb: > Macht man auf den Innenlagen bei THT-Bauteilen > "Thermals" oder nicht? Pads ja, Vias i.A. nein. Ich habe 16lagige Multilayer mit 6 GND-Planes gelayoutet, da kommen Relais rein (Mess- und Testadapter) - die kriegt man selbst mit einem Dachrinnen-Lötkolben kaum rein und nie wieder raus. Eine mögliche Lösung: statt den Pin direkt per Durchkontaktierung mit GND zu verbinden, macht man einen kurzen Stub und dann ein Via nach GND. Das muss man ja nicht löten. Dafür braucht man aber eine spezielle Softwarefunktion, weil sonst ja jedes GND-Pad mit der GND-Plane verbunden ist. Georg
georg schrieb: > Dafür besteht überhaupt kein Grund, im Gegenteil. Gerade bei SMD lassen > sich viele Verbindungen, die nur in die Nähe gehen, ohne Lagenwechsel > routen, und das ist IMMER vorzuziehen. Das ist klar: natürlich tauche ich nicht nach Bottom ab, um nach 5 mm ohne jegliche Kreuzung wieder aufzutauchen :-) georg schrieb: > Eine mögliche Lösung: statt den Pin direkt per Durchkontaktierung mit > GND zu verbinden, macht man einen kurzen Stub und dann ein Via nach GND. > Das muss man ja nicht löten. Dafür braucht man aber eine spezielle > Softwarefunktion, weil sonst ja jedes GND-Pad mit der GND-Plane > verbunden ist. Klingt vernünftig, kann aber mein Eagle (vermutlich) nicht...
Michael R. schrieb: > Klingt vernünftig, kann aber mein Eagle (vermutlich) nicht... Kann wahrscheinlich schon, aber umständlich: du machst einen Kreis um das betreffende Pad auf einer restrict-Lage, so dass die Pads auf den Innenlagen beim Rendern nicht mit angeschlossen werden (Ausprobieren). Nachteil: beim Bewegen des Bauteils gehen die Kreise nicht mit (Gruppieren?). Ich habe bei meiner Software für den Zweck ein Attribut für das Pad, das bedeutet "nicht in einer Fläche anschliessen". Georg
Michael R. schrieb: > Erstmal Lagenaufbau: Top - Gnd - Versorgung - Bottom ist ok? Ein Anfang ;) > Wenn ich Bereiche mit verschiedener Versorgungsspannung habe (aktuell > 12V, 5V und 3.3V), macht es Sinn diese zu "gruppieren" und denen ein > eigenes Versorgungs-Polygon zu spendieren? Ob Polygone oder entsprechend ausgelegte Leitungen ist bei dem Lagenaufbau egal. Die VCC-Plane wird dem Namen 'Plane' damit ohnehin nicht mehr gerecht. Aber lass die GND-Plane bitte unangetastet! > Weiters gehe ich dazu über, möglichst wenig auf Top zu routen, sondern > möglichst schnell nach bottom "abzutauchen", das "Zerschneiden" dort ist > ja recht egal (oder?) und ich habe auf Top recht wenig Leitungen. > Speziell versuche ich Leitungen unter ICs (aber auch unter Hühnerfutter) > zu vermeiden (außer es bietet sich wirklich an) Vergiss dabei eines nicht: den Rückstrom! Prinzipiell sollte nahe einer Signallage immer eine GND-Lage für den Rückstrom liegen. Wenn du bei deinem Lagenaufbau direkt nach Bottom abtauchst, dort routest und nahe dem nächsten Pin wieder auf Top gehst, wird die VCC-Plane für den Rückstrom verwendet. Nicht ideal aber besser als nichts. Wenn du aber: a) teilweise auf Top und Bottom routest und/oder b) die VCC Plane mit Polygonen zerstückelst, wird das problematisch, da kein ordentlicher Rückstrom-Kanal mehr vorhanden ist. Der Rückstrom sucht sich jetzt nicht (wie man vielleicht hoffen möchte) einen netten Kanal über VCC- und GND-Fragmente - nein, er verteilt sich schön wolkenartig über die ganze Leiterplatte. Ergbnis ist ein 'wunderschönes' ebenso wolkenartiges EMV-Prüfergbnis mit parallel dazu einhergehenden Fehlfunktionen. Möglichkeiten: * entweder alles auf Top routen * GND-Plane nach unten verschieben und alles auf BOTTOM routen * Auf 6 Lagen wechseln, unter TOP und BOTTOM jeweils eine GND-Plane * oder aus meiner Sicht pfuschen und beten ;) Mag (ok, möglicherweise ist) für ein ATmega-Hobby-Projekt etwas overkill, aber wie heißt es so schön: "Wehret den Anfängen" Wenn du aber eines Tages mal z.b. auf ARM umsteigen willst, erinnere dich an meine Worte ;) > Was gibt es an meiner Vorgehensweise auszusetzen? Gibt es sonst > spezielle "Do's and Don'ts" bezogen auf vierlagiges Layout? Ja, das will zwar niemand hören, trotzdem: mindestens 6 Lagen verwenden... > Es geht dabei nur um Hobby-Projekte, und da auch nichts "gefährliches", > also (kaum) HF und wenn dann <100MHz Frequenz != Flankensteilheiten, wurde aber schon erwähnt.
Michael R. schrieb: > Weiters gehe ich dazu über, möglichst wenig auf Top zu routen, sondern > möglichst schnell nach bottom "abzutauchen", das "Zerschneiden" dort ist > ja recht egal (oder?) und ich habe auf Top recht wenig Leitungen. > Speziell versuche ich Leitungen unter ICs (aber auch unter Hühnerfutter) > zu vermeiden (außer es bietet sich wirklich an) Was ein BS. Leitungen kurz, direkt und unnötige Dukos vermeiden. Was auf die Oberseite kann, sollte auch da bleiben. unter ICs kann man munter Leiterbahnen routen, ist absolut problemlos. Andi schrieb: >> Es geht dabei nur um Hobby-Projekte, und da auch nichts "gefährliches", >> also (kaum) HF und wenn dann <100MHz > > Frequenz != Flankensteilheiten, wurde aber schon erwähnt. Ja, bei EMV-Problemen die Flanken einfach mit einem RC-Glied "abrunden", dann fällt der Test gleich viel besser aus. Kostet meist weniger wie zusätzliche Lagen auf der Platine Michael R. schrieb: > momentan arbeit ich grad mit einem ATMEGA1284P-AU im 44-Pin TQFP Da sollte sogar eine 2-lagige Platine ausreichend sein, sofern man sich nicht ganz dumm anstellt.
Andi schrieb: > Ja, das will zwar niemand hören, trotzdem: mindestens 6 Lagen > verwenden... was so pauschal vollkommener Unsinn ist
Christian B. schrieb: >> Ja, das will zwar niemand hören, trotzdem: mindestens 6 Lagen >> verwenden... > > was so pauschal vollkommener Unsinn ist Ja sorry, in diesem Fall mit einer ATmega hast du natürlich Recht. Die Aussage bezog sich eher auf meinen Absatz darüber bezüglich Zukunft mit ARM o.ä ...
Andi schrieb: > Wenn du aber eines Tages mal z.b. auf ARM umsteigen willst, erinnere > dich an meine Worte ;) Wieso sollte man? Es gibt Projekte da sind Multilayerplatinen sinnvoll, aber es gibt auch genug, bei denen eine zweilagige, im Extremfall sogar eine einlagige Platine ausreicht und seltsamerweise kommt man trotzdem durch den EMV-Test. Ob AVR oder ARM ist dabei völlig nebensächlich. Selbst ein Cortex A ist 4-lagig machbar (machbar ^= Normen werden eingehalten, das hat absolut nichts mit Pfusch zu tun). Und daher ist auch diese pauschale Aussage Unsinn: Andi schrieb: > Die Aussage bezog sich eher auf meinen Absatz darüber bezüglich Zukunft > mit ARM o.ä ...
Andi schrieb: > Wenn du bei deinem Lagenaufbau direkt nach Bottom abtauchst, dort > routest und nahe dem nächsten Pin wieder auf Top gehst, wird die > VCC-Plane für den Rückstrom verwendet. Ok, da musste ich jetzt länger drüber nachdenken, aber jetzt hab ichs verstanden... gutes Argument, danke! > Aber lass die GND-Plane bitte unangetastet! Klar! Schreiber schrieb: > Leitungen kurz, direkt und unnötige Dukos vermeiden. Was auf die > Oberseite kann, sollte auch da bleiben. Ja, aber wenns auf Top unnötig kompliziert wird, weiche ich nach Bottom aus, statt unnötige Umwege zu machen, richtig? > unter ICs kann man munter > Leiterbahnen routen, ist absolut problemlos. Hmmm... ich hatte gerade zwei, da wurde im Datenblatt explizit empfohlen, unter dem IC keine Leiterbahnen, dafür eine Gnd-Plane zu haben. Einer war (glaub ich) der AD1248, der andere ein Thermoelement-Verstärker (MAX-irgendwas). ich denke auch unter "sensiblen" Bauteilen (zB Feedback-Spannungsteiler eines Schaltwandlers) sollte man nicht unbedingt durch, oder? Schon gar nicht mit einem potentiellen Störsignal... Vermutlich gilt es immer von Fall zu Fall abzuwägen, aber dafür fehlt mir natürlich die Erfahrung... Schreiber schrieb: > ATmega1284 > Da sollte sogar eine 2-lagige Platine ausreichend sein, sofern man sich > nicht ganz dumm anstellt. Es ist natürlich schon noch etwas mehr drauf, geht auch schon recht eng zu, ginge aber sicher zweilagig... aber ich wollte mal etwas Erfahrung mit 4 lagen sammeln... schlechter wirds ja nicht werden, oder? lg Michi
Michael R. schrieb: > aber ich wollte mal etwas Erfahrung > mit 4 lagen sammeln... schlechter wirds ja nicht werden, oder? Ne, aber halt teurer und schwerer bei der Nachbearbeitung falls was falsch ist.
Sven B. schrieb: > Ne, aber halt teurer Den Preisunterschied find ich jetzt nicht schlimm... es handelt sich ja um Einzelstücke eines Hobby-Bastlers, und ob die jetzt 10€ mehr kostet ist mir egal. > und schwerer bei der Nachbearbeitung falls was falsch ist. ich mache keine Fehler ;-) Der Mitleser schrieb: >> "Vielleicht kann mal jemand ein Beispiel eines "schönen" Layouts eines >> ATmega328 oder 1284 (oder vergleichbare) herzeigen?" > > Gib mal eine ganz exakte Bestellbezeichnung für den ATmega an, dann > zeige ich Dir was. Büdde nicht vergessen ;-)
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Hier mal zur Illustration meine probleme mit den Abblock-Kerkos... C3 und C5 sind ja einfach, und streng nach "Lothar", soweit so gut. Allerdings blockiert mir der C dann auch die daneben liegenden Pins, sodass ich fast gezwungen bin, abzutauchen. C4 links neben dem Quarz ist immer dämlich, und mit C6+C7 rechts (AREF und AVCC) kämpfe ich auch jedes mal... PS Layout ist noch sehr unfertig! Ach ja, noch eine (für mich wichtige) Frage: Top anschließend mit Gnd fluten oder nicht? Früher hab ich immer geflutet, momentan tendiere ich dazu das zu lassen, weil nur dann habe ich die Kontrolle, wo ich Gnd route und wo nicht... Edit: Bild wahr wohl etwas sehr klein
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Michael R. schrieb: >> unter ICs kann man munter >> Leiterbahnen routen, ist absolut problemlos. > Hmmm... ich hatte gerade zwei, da wurde im Datenblatt explizit > empfohlen, unter dem IC keine Leiterbahnen, dafür eine Gnd-Plane zu > haben. Einer war (glaub ich) der AD1248, der andere ein > Thermoelement-Verstärker (MAX-irgendwas). ich denke auch unter > "sensiblen" Bauteilen (zB Feedback-Spannungsteiler eines Schaltwandlers) > sollte man nicht unbedingt durch, oder? Schon gar nicht mit einem > potentiellen Störsignal... ich dachte eher an "normale" ICs, dass man bei extrem störempfindlichen Bauteilen (Referenzspannungsquellen, Messverstärker) die Design-Empfehlungen aus dem Datenblatt beachten sollte, ist ja selbstverständlich. Selbiges für Bauteile bei denen "hohe Frequenz" und hohe Leistung kombiniert werden, schnelle Schaltregler, HF-Endstufen...
Michael R. schrieb: > Hier mal zur Illustration meine probleme mit den Abblock-Kerkos... Ja sie direkt daneben setzen ist das Ideal. Die anderen Signale noch vorher wegzurouten, auf der Top Ebene sollte aber noch möglich sein, wenn sie nun ein paar Mil weg rutschen ist schon in Ordnung. Hauptsache den Pfad behälst du bei: GND/VDD -> C -> Pins Hier auch ein guter Thread zu, so hab ich damals angefangen. Beitrag "STM32 - 2 lagig Routen, wohin mit VDD und VSS" Und: Andi schrieb: > Die Aussage bezog sich eher auf meinen Absatz darüber bezüglich Zukunft > mit ARM o.ä ... Ist völlig Quark, Cortex-M3 route ich alle noch zweilagig ohne irgendwelche Regeln zu verletzen.
Michael R. schrieb: > Andi schrieb: >> Wenn du bei deinem Lagenaufbau direkt nach Bottom abtauchst, dort >> routest und nahe dem nächsten Pin wieder auf Top gehst, wird die >> VCC-Plane für den Rückstrom verwendet. > > Ok, da musste ich jetzt länger drüber nachdenken, aber jetzt hab ichs > verstanden... gutes Argument, danke! Ein wichtiges Argument, aber es ist noch etwas komplizierter: bei einem Lagenwechsel muss auch der Rückstrom die Lage wechseln (jedenfalls bei diesem Aufbau), das kann er aber nur, wenn direkt beim Via auch ein Stützkondensator platziert wird, der GND und VCC hfmässig kurzschliesst. Bei Lagenwechseln, die auch den Rückstrom zwingen die GND-Plane zu wechseln, ist die generelle Empfehlung um das Signal-Via mehrere GND-Vias zu setzen, über die der Rückstrom die Lage wechseln kann. Bei Referenzlagen mit GND und VCC geht das halt nicht, nur mit einem Kondensator. Fazit: am besten garkeine Lagenwechsel oder welche von einer Seite einer GND-Plane auf die andere, dann muss der Rückstrom nicht wechseln. Hört sich nach Voodoo an, ist aber logisch nachzuvollziehen. Georg
Michael R. schrieb: > Allerdings blockiert mir der C dann auch die daneben liegenden Pins Warum nimmst du so monstermäßig große Kondensatoren? Wer SOT-23 löten kann, der kann auch 0603 löten... > dem Quarz Das Design hier wird sicher auch so laufen, aber sieh dir auch mal die "reine Lehre" zum Thema Quarz an: http://www.lothar-miller.de/s9y/categories/33-Quarz georg schrieb: > Hört sich nach Voodoo an, ist aber logisch nachzuvollziehen. Es geht immer um Stromkreise: wo ein Strom herausfließt, genau dorthin muss er auch wieder zurück. Und dieser Stromkreis muss eine möglichst kleine Fläche haben. Dann kann er 1. keine Störungen auskoppeln und 2. keine Störungen aufnehmen.
Lothar M. schrieb: > Wer SOT-23 löten kann, der kann auch 0603 löten... Ach, du machst mich fertig... Löten können tät ich's vermutlich, aber Spaß machts keinen, mit meinen schlechten Augen und den zittrigen Fingern... ich hab ja schon immer Angst vor den 0804ern beim Quarz. Aber "what shalls" wie der Engländer sagt. Ich werds halt mal probieren. Aber nur beim Quarz und den 4 Abblock-Cs rund um den AVR ;-) Edit: mit 0603ern könnte ich dann auch näher an die "reine Lehre" beim Quarz rücken... Ach, manchmal hasse ich euch ;-) Michael R. schrieb: > Ach ja, noch eine (für mich wichtige) Frage: Top anschließend mit Gnd > fluten oder nicht? > > Früher hab ich immer geflutet, momentan tendiere ich dazu das zu lassen, > weil nur dann habe ich die Kontrolle, wo ich Gnd route und wo nicht... Vielleicht mag das auch noch jemand kommentieren?
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Zum Thema uC Quarz Beschaltung könnte ich auch noch etwas beitragen. Bei den üblichen uC Quarzoszillatorbeschaltungen ist es wichtig zu wissen, dass mehr Oszillatorstrom immer über die Bürdekondensatoren fließt als durch den Quarz. Layout technisch bedeutet das, daß man am Besten die Cs so anordnet, daß deren Masseverbindung induktionsarm, also mit breiten Leiterbahnen oder Polygonflächen so nahe wie möglich zum meist nebenstehenden Vss Pin geführt wird. Mit dieser Maßnahme erreicht man, daß der Stromkreis Oszillator in, out und Vss sauber eingeengt wird und nicht parasitär rumgeistert. Das verhilft auch zu niedrigeren HF Emissionen. Die Leitungen in, out zum Quarz sollen dünn ausgeführt, als kapazitätsarm sein und sind layout mäßig und längenmäßig nicht übermäßig kritisch. Der Grund warum diese Leitungen dünn sein sollen ist, daß man verhindern will, zuviel ungewollte verdrahtungskapazität parallel zu den schon vorhandenen Bürde Cs zu schaffen notfalls kann man die Cs geringfügig verkleinern. Auch sollte man bei zweiseitigen oder Multilayer darauf achten, daß um ungewollte Kopplungen zu vermeiden, auf der anderen Seite oder unterhalb sich keine Leitungszüge kreuzen und diese Fläche unterhalb und zwischen den uC Anschlüssen nach Möglichkeit freigehalten wird. Oft wird auch empfohlen um die Oszillatorbeschaltung einen sogenannten Guard Trace, eine geschlossene Leitebahnschlaufe, zu legen. Man sollte auch genügend Abstand zu anderen Leiterbahnen halten. Viele SMD Quarze sind layoutmäßig wegen der weitauseinanderliegebden Quarzanschlüße ungünstig. Das ist oft bei miniaturisierten Projekten ein Dorn im Auge. Man sollte nach Möglichkeit solche Typen aussuchen wo diese Anschlüsse wie beim CM309S Gehäuse nahe beieinander liegen oder generell nach ultraminiaturisierten Versionen suchen. Bei Uhrenquarzen ist wegen des geringen Arbeitsstrom und der hohen Impedanzen es besonders wichtig, gegen ungewollte Kopplungen auf Hut zu sein und unbedingt einen Guard Ring anbringen. Sauberkeit der Oszillatorumgebung um Kriechströme tu vermeiden ist unbedingte Voraussetzung. Die PCB sollte idealerweise einen Lötstoplack haben und fachgerecht gewaschen sein ohne nennenswerte Kontaminierung. Normales Leitungswasser ist dafür ungeeignet. Auch Alkohol ist nicht unbedingt zu empfehlen. Oft ist es zur Einstellung des Quarzarbeitsstrom vorteilhaft einen Serienwiderstand am Ausgang vorzusehen um den Quarzarbeitsstrom optimal einstellen zu können. Den Quarzstrom kann man übrigens auch mit genügender Genauigkeit überschlägig mit Amateurmitteln durch Spannungsabfall an eingefügten kleinen Widerständen in Serie mit den Cs mit einem Oszi ermittelnn; das ist aber ein anderes Thema. Auch eine Tek. HF Currentprobe ist hier nützlich. Wer Auto OEM Zeugs herstellt kennt das wegen der notwendigen Qualifizierungen im Detail. Man tut gut daran sich immer an die Herstellerhinweise in den Quarz und uC Datenblättern und App Notes bezüglich Layout Richtlinien und Oszillator Design zu halten und bei der Wahl der Komponenten und Layout daran zu halten. Im Internet findet man genug zum Thema. Es ist damit nicht gesagt wenn man sich nicht an die o.g. Empfehlungen hält, einen Versager ins Haus holt, aber optimale Arbeitsbedingungen erreicht man dann in der Regel meist nie.
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So, ich spiele (vorerst im Layout) mit 0603er Kerkos rum, und muss sagen, das erleichtert das Anordnen doch erheblich... wenn ich sie dann noch gelötet krieg, dann muss ich zähneknirschend zugeben, dass man mich manchmal zu meinem Glück zwingen muss ;-) Aber: Mein Quarz ist jetzt viel zu groß... wenn ich 0603er löten kann, kann ich auch einen kleineren Quarz löten. Momentan setze ich den hier ein: https://de.rs-online.com/web/p/quarzmodule/6939083 ich weiss aber nicht mehr wie ich auf den gekommen bin (nebenbei ist der nicht gerade günstig) Ich bin aber (wieder mal) mit der Auswahl überfordert, und weiß auch nicht worauf ich achten muss. zB sollte er Gnd-Pins haben? (mein jetziger hat keine) Gibts eine Art "Standard-Quarz" in 12, 16, 20 MHz (andere Frequenzen brauch ich im AVR-Umfeld praktisch nie). Idealerweise sollte er bei RS bestellbar sein...
Hallo, wir setzen bei uns diese Quarz-Bauform auch sehr häufig ein (Controllerschaltungen meistens mit Cortex M3). Lassen sich bei Prototypen/Kleinserien gefühlt besser von Hand löten als die Versionen mit 4 Pads auf der Unterseite. Wenn verfügbar nehmen wir die billigeren von Quantek (RS813-6126), bei Lieferschwierigkeiten können wir dann immer noch die von dir verlinkten teureren einsetzen. Schönen Gruß.
Michael R. schrieb: > So, ich spiele (vorerst im Layout) mit 0603er Kerkos rum, und muss > sagen, das erleichtert das Anordnen doch erheblich... wenn ich sie dann > noch gelötet krieg, dann muss ich zähneknirschend zugeben, dass man mich > manchmal zu meinem Glück zwingen muss ;-) > > Aber: Mein Quarz ist jetzt viel zu groß... wenn ich 0603er löten kann, > kann ich auch einen kleineren Quarz löten. Willst du wirklich noch löten? Bestelle mit der Platine eine (free) Stencil und setze die 0603s mit der Pinzette drauf. Dann in den Pizzaofen. Das Ergebnis schaut gleich viel professioneller aus...
Hallo Michael. Michael R. schrieb: >> Man muss nur aufpassen, daß man keine Via-Zäune baut. > > Genau das meinte ich mit "einkesseln". Danke, ich werde drauf achten... > Zu Schirmungszwecken kann es durchaus sinnvoll sein, einen "Viazaun" zu setzten.. Allerdings bilden solche via Reihen dann auch mechanische Schwachstellen und "Sollbruchstellen". Um den Effekt etwas abzumildern kann man die Vias dann im Zickzack setzten. > Aber: Was genau bedeutet es, eine Leitung "auf 232 MHz auslegen"? z. b. Terminierung und Wellenwiderstand beachten. Mit freundlichem Gruß: Bernd Wiebus alias dl1eic http://www.l02.de
Michael R. schrieb: > An dem arbeite ich ja gerade ;-) Kann es sein, dass du ein Henne-Ei-Problem hast? Georg
georg schrieb: > Kann es sein, dass du ein Henne-Ei-Problem hast? So direkt würde ich das jetzt nicht bezeichnen...
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So, ich hab mal versucht, möglichst viele eurer Ratschläge umzusetzen. Die Abblock-Kerkos sind 0603, der Quarz sollte besser angebunden sein (nebenbei ist er etwas kleiner und hat Gnd-Pads). Auch das Routing auf Bottom habe ich versucht auf ein Minimum zu reduzieren (eigentlich ist nun fast nix mehr auf Bottom). Es wäre nett wenn ihr da mal drüberschauts, ob euch noch was auffällt. Zwei Probleme habe ich noch: a) Soll ich nun Top mit Gnd fluten oder besser nicht? Nachdem ich alle Gnd's genau so per Vias angebunden habe, wie es mir richtig erscheint, tendiere ich eher dazu, dieses nicht zu tun, weil ich damit wieder Strompfade aufmache die ich so nicht haben will... b) ich schaffe es irgendwie nicht, dem Quarz auf der Gnd-Lage eine "Halbinsel" zu spendieren. Es gibt keinen "Resist" Layer auf Zwischenlagen (zumindest nicht in Eagle-6.6); ein Cutout-Polygon mit darin liegendem zweiten Gnd-Polygon scheint auch nciht zu funktionieren; und die (u.a. von Lothar empfohlene) Methode, ein Wire mit Stärke 0 (oder 1) zu legen, sieht zumindest im Preview von Aisler "eigenartig" aus (abgesehen davon dass der DRC meckert). Da gibts doch sicher noch einen Trick...
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