Guten Abend, in einem Referenz-Design für Cyclon 10 LP ("low power") mit 25kLE habe ich für die 1,2V-Core-Spannungs-Erzeugung einen Schaltregler mit 3A Strom gefunden. Bei eigenen älteren Designs für Spartan II und Cyclon III hatte ich nur einen einfachen LDO-Regler mit max 1A verwendet. Ich vermute, der Strombedarf hängt davon ab, was mein FPGA dann machen soll, richtig? In der aktuellen Applikation wäre der Cyclon 10 mit 85% ausgelastet und würde auf 120MHz takten. Im Worst-Case würde der kontinuierlich non-stop durchlaufen. (Sehr entfernt könnte man es mit Bitcoin-Mining vergleichen - hat aber mit Bitcoins nichts zu tun). Wie schafft man es, den Strom für die 1,2V abzuschätzen? Kennt jemand zufällig einen einfach handhabbaren Schaltregler, der für 3A und 1,2V geeignet wäre? Vielen Dank für Hilfe, Mampf
Mampf F. schrieb: > Wie schafft man es, den Strom für die 1,2V abzuschätzen? Gibt's da keine Tools bei Altera? Bei Xilinx gibts den Power Estimator, dad klappt zum Abschätzen ganz gut. Mampf F. schrieb: > Kennt jemand zufällig einen einfach handhabbaren Schaltregler, der für > 3A und 1,2V geeignet wäre? Da gibt's ja tausende. Wenn du es einfach haben willst, nimm so ein Modul, von TI gibt's die ehemaligen LM Module die kann man einfach einlöten.
Mampf F. schrieb: > Wie schafft man es, den Strom für die 1,2V abzuschätzen? Normalerweise gibt es da ein Tool namens "Power Estimator". > Kennt jemand zufällig einen einfach handhabbaren Schaltregler, der für > 3A und 1,2V geeignet wäre? Ausgehend von welcher Spannung?
Quartus besitzt einen Early Power Estimator. DAMIT KANNST du die Abschätzungen erzeugen.
Mampf F. schrieb: > Kennt jemand zufällig einen einfach handhabbaren Schaltregler, der für > 3A und 1,2V geeignet wäre? Fast jeder, der den Strom kann. Wegen des Wirkungsgrads sollte man aber besser einen Wandler nehmen, der einen eingebauten Synchron- Gleichrichter hat.
Mittlerweile hab ich mich für den TPS54531 entschieden :) Jeweils einen für 1,2V (max 3A) und 3,3V (max 2A) und die 2,5V (max 0,6A) werden per LDO aus den 3,3V gewonnen. http://www.ti.com/lit/ds/symlink/tps54531.pdf Noch eine kurze Frage ... Normal würde man 3,3V und 1,2V in eigene Layer packen - allerdings möchte ich kein Multilayer-Layout machen ($40 Preisunterschied beim Chinesen). Ich hatte früher mit 2 Layer noch nie Probleme (auch mit FPGAs, XC2S50 und EP3C6) ... Die waren aber - denke ich - wesentlich stromsparender, da weniger Resourcen ;-) Ich würde einfach die Stromversorgung mit 2mm-Leitungen verlegen und (nahezu) die ganze Kupferfläche auf der Rückseite für GND verwenden. Zusammen mit der "empfohlenen Anzahl" an Puffer- und Entkoppel-Kondensatoren, sollte ich da kein Problem kriegen, oder? Viele Grüße, Mampf
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Moin, Alteras Guide für die Pins: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/dp/cyclone-10/pcg-01021.pdf Adhoc finde ich jetzt nicht raus, welche Packages da möglich sind: bei den BGAs würde ich schon aufgrund der Pindichte in Abrede stellen, dass man das mit weniger als 4 Layern hinbekommt. Da Du aber von 2mm Leiterbahnen sprichst, vermute ich mal, das E144 ein 144pin EQ-Flatpack meint. Du versaust Dir ohne vernünftige Versorgungslagen die Impedanz und die Wirkung der Lagen als Kondensator. Eine Absolution wird dir da niemand geben, ich glaube schlicht nicht, dass Du die Anbindung gut hinbekommst sobald eine nennenswerte Anzahl Datenleitunngen dazu kommt. Spendiere dem Teil eine Paar Innenlagen für die Versorgung, wenn Du nur zwei Spannungen hast (Core+IO) können die sich wahrscheinlich eine Layer teilen und benutze die zweite als geschlossene Groundlage. Dann kannst Du Top und Bottom nach Lust und Laune zum Routen nutzen. -- SJ
Mampf F. schrieb: > Die waren aber - denke ich - wesentlich stromsparender, > da weniger Resourcen Früher waren die Strukturen größer und die Versorgungsspannungen höher. Welcher Effekt überwiegt, weiß ich nicht. Mehrlagig läßt sich leichter routen. Die Frage ist, ob Du Dir es leisten kannst, wegen den gesparten $40 das Projekt in den Sand zu setzen ;-) Bei Deiner Zielapplikation kannst Du möglicherweise auch den Takt reduzieren um den Stromverbrauch weiter zu senken. Kritisch dürfte es werden, wenn viele IO gleichzeitig schalten sollen. Duek
Wenn die Baugruppe in Kleinststückzahlen aufgebaut werden soll, sind die $40 nun wirklich die mit Abstand preisgünstigste Möglichkeit; um eine wirklich ordentliche Versorgungsspannungszuführung (auf neudeutsch: power integrity) zu gewährleisten, wären ggf. sogar sechs Lagen empfehlenswert. Bei der Anbindung eines BGA muss man sich aber noch entscheiden, ob Hundeknochen ohne Plugging ausreichen oder man im Pad durchkontaktiert und somit verfüllen lassen muss.
Duke Scarring schrieb: > Kritisch dürfte es werden, wenn viele IO gleichzeitig schalten sollen. Ach, lustigerweise benötige ich genau 8 IOs ... 4 für SPI, ein Taster, 3 LEDs. Ich brauche im Prinzip nur die 25kLE intern ... Davon aber 85% und die Takten auf 120MHz. Bei dem FPGA handelt es sich um einen Port des IOTA "Pearl Divers", der für eine IOTA-Transaktion das "Proof-Of-Work" macht. Die innerste Hashing-Loop verwendet quasi alle Resourcen innerhalb eines Taktes gleichzeitig - und das für einige Millionen Takte, bis eine Lösung gefunden wurde. Also die I/Os sind nicht so das Problem :) Aber ich denke, ihr habt mich überzeugt ... 3 verschiedene Spannungen + GND unter einem EQFP144 zu verlegen ist schon wirklich ekelhaft.
Andreas S. schrieb: > Bei der Anbindung eines BGA muss man sich aber noch entscheiden, ob > Hundeknochen ohne Plugging ausreichen oder man im Pad durchkontaktiert > und somit verfüllen lassen muss. BGA wäre natürlich nett, aber dann wäre ich wieder auf externe Firmen angewiesen, die mir den auf die Platinen bestücken usw ... Ist deshalb das größte FPGA, was man noch im (E)QFP bekommen kann - falls es irgendwo mal erhältlich ist.
Mampf F. schrieb: > BGA wäre natürlich nett, aber dann wäre ich wieder auf externe Firmen > angewiesen, die mir den auf die Platinen bestücken usw ... falls du in einer Firma arbeitest, sollte das nicht das Problem sein. Bei uns wurde das mal durchgerechnet wieviel Zeit man selber benötigt (=Kosten) vs. extern Bestücken lassen. Das lohnt sich schon bei kleinen Stückzahlen mit gewisser Komplexität (und das ist bei einem FPGA schon meist der Fall). Ansonsten geht spart man sich auch Probleme über fertige FPGA-Aufsteckboards (z.B. Trenz).
Die Spezifizierten Stroeme sind leider Muell. Altera zB hat im Kleingedruckten, dass angenommen wird, 10% der Gatter wuerden schalten. Bedeutet, im worst case kann der Stromverbrauch das Zehnfache sein. Und was bedeutet, dass die Spannung einbrechen kann ? Unzuverlaessige Operation. Bedeutet man kann den Aufwand nicht hoch genug treiben, dass die Speisung passt. Also lieben 6 Lagen wie 4, lieber 6A, wie 2A. Lieber zuviele Caps.
Win DJ Ammer schrieb: > Bedeutet man kann den Aufwand nicht hoch genug treiben, dass die > Speisung passt. Also lieben 6 Lagen wie 4, lieber 6A, wie 2A. Lieber > zuviele Caps. Oh okay, vielen Dank für die Warnung! Mein Schaltregler kann 5A für 1,2V und 5A für 3,3V ... Aber mein Design läuft "nur" mit 135MHz ... Ich war schon fast versucht LDO-Regler einzubauen und es darauf ankommen zu lassen - für den Preis eines Cyclon 10 war mir das dann aber zuviel Risiko^^ Lieber großzügig auslegen und dann messen, wieviel Strom tatsächlich verbraten wird. Bei mir klackern 90% aller Resourcen pro Takt und das halt Millionen von malen. an Caps hab ich auch nicht gespart ... Mir kam das schon lächerlich viel vor. Interessanterweise schreibt Altera bis ca 100Mhz würden die Caps reichen, die auf dem FPGA selbst drauf sind. Drüber müsste man extern fleißig entkoppeln.
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Ich war mal an einem Seminar, da erzaehlte eine Firma von ihren Problemen bezueglich FPGA Design. Die von den FPGA Herstellern erforderten Specs bezuglich Speisung und Caps waren naemlich gar nicht erfuellbar. Es ging um Highend FPGAs, also grosse BGAs mit hoher Frequenz. Man haette die gesammte Rueckseite der Leiterplatte unterhalb des BGA mit Caps fuellen koennen und es haette nicht gereicht. Die Anschluesse waren zu induktiv. Also muesste die Leiterplatte ihren kapazitiven Beitrag leisten. Natuerlich nicht mit 100u Kupfer Lagen Abstand, sondern signifikant drunter, vielleicht 10u, oder 20u. Das gibt's noch nicht. Steht aber als Anforderung in der Luft. Ah. Ja. Das Problem war, dass die 25 moeglichen Lagen des Layoutprogrammes nicht reichten. Sie wollten ein paar mehr. Fuer den Layoutprogramm Hersteller ist das eine Konstante im Sourcecode. Mehr nicht. Also dieser Layoutprogramm Hersteller war dann kooperativ, und hat das ermoeglicht. Und die duenneren Lage stehen als Anforderung an Leiterplattenhersteller in der Luft. Ich bin nicht auf dem Laufenden was zur Zeit moeglich ist, und angeboten wird..
Win DJ Ammer schrieb: > Ich bin nicht auf dem Laufenden was zur Zeit moeglich ist, > und angeboten wird.. Wow krasse Geschichte xD Mein Layout / meine Applikation ist nicht so edgy xD Wobei noch mehr Resourcen wären schon gut ;-) Naja, ich denke ich bin jetzt damit fertig und jetzts zum Chinesen damit.
Win DJ Ammer schrieb: > Die von den FPGA Herstellern erforderten Specs bezuglich Speisung > und Caps waren naemlich gar nicht erfuellbar. Als Hersteller verbreitet man ganz bewusst Anforderungen, die sich nicht oder nur mit unverhältnismäßig hohem Aufwand erfüllen lassen, um im Falle von Reklamationen sofort auf die Nichterfüllung verweisen und somit die eigene Verantwortung auf den Kunden abwälzen zu können. So etwas findet man aber auch bei Alltagsgegenständen. Bei meinen aktuellen Fahrradpedalen befand sich im Lieferumfang auch eine Wartungsanweisung; demnach soll man die Lager der Pedale vor jeder Fahrt, nach jeder Fahrt und spätestens nach 100km Fahrt vollständig zerlegen und mit dem genau vorgeschriebenen Fett (das vermutlich nirgendwo in Kleinmengen erhältlich sein wird) behandeln. Ebenso muss man laut STVO ja bei der Nutzung eines Kfz auch vor jeder Fahrt die gesamte Beleuchtungsanlage zu zweit kontrollieren. Ich vermute, dass auch die heutzutage übliche elektronische Überwachung der Leuchtmittel diesen manuellen Schritt nicht ersetzt.
Klakx schrieb: > Bei uns wurde das mal durchgerechnet wieviel Zeit man selber benötigt > (=Kosten) vs. extern Bestücken lassen. Das lohnt sich schon bei kleinen > Stückzahlen mit gewisser Komplexität (und das ist bei einem FPGA schon > meist der Fall). Wurde bei diesen Rechnungen auch berücksichtigt, wie viel administrativer Overhead produziert wird: Anfragen formulieren, Bestellanforderung schreiben, von drei Leuten unterzeichen lassen, Einkäufer die Angebote einholen lassen, Rückfragen an die Fachabteilung weiterleiten, Antworten an den Einkauf schicken, Antworten an die Bestücker weiterleiten, auf die Angebote warten, Angebote sichten und unter Vernachlässigung einiger Parameter blind den billigsten beauftragen, Paket mit den Beistellungen für den Bestücker packen, Paket versenden lassen, bestückte Baugruppen im Wareneingang erfassen, an die falsche Fachabteilung weiterschicken, an die richtige Fachabteilung weiterleiten, usw.? Und das für eine Handvoll Bauelemente?
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Was auch immer gerne genommen wird, sind die LTM µ-Module. Für Dich z.B. das LTM4642 mit 2*4A. Die externe Beschaltung ist mewhr oder weniger idiotensicher, alles wichtige inklusive der Induktivität sitzt im Modul. Gerade wenn das zugehörige FPGA etwas teurer ist, hast Du damit eine schöne Lösung. fchk
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