Mein Test-FPGA-Entwicklungssystem hat einen fest verbauten 200MHz-Quarz, der für das DDR-Interface benötigt wird. Aus dem beziehe ich auch die FPGA-Systemtakte. Ich brauche für eine Peripherieschaltung aber einen Takt von 148,5 MHz, den ich nicht direkt erzeugen kann. Wie lässt sich das machen? Doppelte PLL hintereinander hatte ich gedacht und über 27MHz gehen. Das führt aber zu zuviel Jitter. Idee? Die Taktdomänenübergänge sind kein Problem, kann alles per Fifo laufen. Momentan speise ich einen extra Takt von extern ein, fürs Gerät brauche ich aber eine kompakte Lösung, möglichst ohne einen Umbau des boards.
Wie wär's mit: 1. höhere Frequenz einstellen und dann dementsprechend dividieren? PLL auf 297.0 MHz konfigurieren und dann halt durch 2? Kommt ja sowieso auch auf deinen FPGA drauf an und was der PLL dort ermöglicht, vielleicht kannst du dort ja auch direkt 148.5 MHz einstellen.
Welcher FPGA? Welcher Grenze für den jitter? Welche Peripherie? Kann das Ausgangspin überhaupt 148.5 MHz ohne die Flanken flach zu klopfen?
Vor der Amtwort steht das Verhör schrieb: > Kann das Ausgangspin überhaupt 148.5 MHz ohne die Flanken flach zu > klopfen? Wenn ich den TE richtig verstanden habe, benötigt er für den Peripherieblock einen internen Takt von 148,5 MHz. Das bedeutet nicht im geringsten, dass dieser Takt auch extern sichtbar werden muss. Bei einem halbwegs aktuellen FPGA, z.B. Artix-7, sehe ich auch kaum grundsätzliche Probleme, selbst auf einem HR-Pin 148,5 MHz rauszuklötern, sofern die externe Beschaltung passt.
Andreas S. schrieb: > Wenn ich den TE richtig verstanden habe, benötigt er für den > Peripherieblock einen internen Takt von 148,5 MHz. Das bedeutet nicht im > geringsten, dass dieser Takt auch extern sichtbar werden muss. Vielleicht nicht als Takt, dann aber vielleicht als serieller Datenstom bei dem ein bit auch mal mit 148 MHz togglen kann und sei es nur ein einziges Mal. > Bei einem halbwegs aktuellen FPGA, z.B. Artix-7, sehe ich auch kaum > grundsätzliche Probleme, selbst auf einem HR-Pin 148,5 MHz > rauszuklötern, sofern die externe Beschaltung passt. das sollte der TO lieber vorher prüfen, als nachher festzustellen, das er für die Peripherie ein LVDS-Pärchen oder eine Bank-Referenz braucht, die er nicht hat. Ferner bereitet ihm das bißchen jitter im ps-bereich zweier PLL's Kopfzerbrechen, das klingt mir schon nach knackigen Flanken. dann ist man doch schneller mit einen externen Clock-Driver besser bedient. Ferner wissen wir nicht ob er einen modernen FPGA oder einen ältlichen der nur eine Handvoll Faktoren/teiler kann. Nicht selten scheitert es an Banalitäten wie fehlenden frein Pins mit dem richtigen Massebezug als an FPGA-Config-spielerein.
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