Zugreifen auf ein Signal aus einem Untermodul

[Fritz W. (fritz6392)]

Hallo,

ich möchte den schnellen internen Oszillator eines iCE5LP (iCE40 Ultra) 
nutzen. Dieser wird als Untermodul initialisiert, die Anleitung dazu 
habe ich angehängt. Man findet die aber auch bei Google. Auf Seite 8 
wird die Clock beispielhaft in Verilog initialisiert.

Ich schreibe mein Design aber in VHDL, ich kann so gut wie kein Verilog. 
Ich versuche, das Beispiel aus der Anleitung in VHDL unzusetzen. Das 
Einschalten und Enablen klappt schon. Nur die Frequenz stimmt noch 
nicht. Ich glaube das liegt daran, dass ich den Clock-Divider nicht 
setze. In verilog scheint es ganz einfach zu sein, da wird mit der 
letzten Zeile aus dem Beispiel

Defparam OSCInst0.CLKHF_DIV = 2'b00;

auf den Clock-Divider zugegriffen. Dieser scheint ein Pararmeter aus dem 
Untermodul zu sein. Aber wie mache ich so etwas in VHDL?

[Markus F. (mfro)]

Fritz W. schrieb:
> Aber wie mache ich so etwas in VHDL?

Die VHDL-Entsprechung zu Defparam sind generics.

Also so was:

entity xyz is
    generic
    (
        CONST     : integer := 4711
    );
    port
    (
        ...
    );
end entity xyz;

...

i_xyz : entity work.xyz
    generic map
    (
       CONST => 1234
    )
    port map
    (
       ...
    );

Du vergibst also bei der entity-Deklaration einen "Default-Wert", den Du 
bei der konkreten Instantiierung "übersteuern" kannst.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Fritz W. schrieb:
> Aber wie mache ich so etwas in VHDL?
Dort bie 
https://hsel.co.uk/2018/05/21/lattice-ice40-ultra-plus-fpga-gnarly-grey-upduino-tutorial-1-the-basics/ 
scheints so zu klappen:

  component  SB_HFOSC  is 
  generic( 
    CLKHF_DIV: string:="0b00"
  ); 
  port(
    CLKHF    : out std_logic;
    CLKHFEN  : in std_logic;
    CLKHFPU  : in std_logic
  );
  end component ;
:
:
--Instantiate HFOSC with a clock divider of 8 (48MHz/8 = 6MHz)
  iosc: SB_HFOSC 
  generic map( 
    CLKHF_DIV => "0b11"
  )
  port map(
    CLKHFPU => '1',  --Tie pullup high
    CLKHFEN => '1',  --Enable clock output
    CLKHF   => clk   --Clock output
  );

[Duke Scarring (Gast)]

Lothar M. schrieb:
> CLKHF_DIV => "0b11"
0b11 sieht nach verilog-style aus. Aber wenn's ein string ist und 
richtig ausgewertet wird (das sollte man im Syntheselog kontrollieren!), 
wird das funktionieren...

[Fritz W. (fritz6392)]

Hat funktioniert, danke!