Hallo Leute, Ich habe das Glück/Pein das ich mit GaN-FETs arbeiten kann/muss. Elektrisch gesehen sind das wirklich geile Teile, wenn man den DS-Leckstrom außer acht lässt. Ich muss eine Halbbrücke mit den GaN-FETs von EPC auf eine Platine bringen: 70µ Cu, 175µm Clearance/min. Track soweit so gut. Pulsleistung der FETs und damit auch das Layout soll min. 30A betragen, was für die FETs ein Klacks ist und nur gut 10% ihrer max. Pulsbelastung darstellt. Aber die Vias machen mir sorgen! Nach diesem Dokument (https://epc-co.com/epc/Portals/0/epc/documents/product-training/AN017%20Fourth%20Generation%20eGaN%20FETs%20Widen%20the%20Performance%20Gap%20with%20the%20Aging%20MOSFET.pdf) ist das Layout des Chips dafür vorgesehen, Vias von 12/22mil (also 0,55mm Pad und 0,3mm Drill) genau unter den FET zu bringen, in Verhinderung mit 70µ Cu. Da gehen schon meine Probleme Los! Kein namenhafter Hersteller will mir das bei 70µ herstellen, weil das Restring nur 125µm statt 175µm ist. Ich müsste wenn ich ein 0,55mm Pad haben will auf 0,2mm Drill wechseln. Okay, das wäre also machbar. Bei ~18-25µm Cu typisch in der Hülse würde ich bei einem 0,2mm Via ~1A Belastbarkeit je Via bekommen.Das ist nicht viel! Wobei die Berechnungsmodelle immer für ein Via eine volle Länge der Leiterplattendicke vorsehen. Bei mir wäre das bei eine ~1,7mm starken Leiter mit 6 bis 8 Lagen zu je 70µ nur von einer Lage bis maximal zur dritten, also nur gut die halbe Leiterplattenstärke. Auch würde ich Epoxy Geplugte und Gedeckelte Vias hierfür vorsehen. Durch das viele Kupfer in der Platine hätte ich auch denke ich kein all zu starkes Problem mit der Erwärmung des Vias - die wird gut verteilt. Aktuell würde ich maximal 8 Vias an die Source des FETs bringen können. Kann man Vias "extrem" überbelasten, wenn sie nur auf ca. 1/2 Länge belastet werden? Ich müsste halt bis zu 30A über eben diese 8 Vias bringen. Hat da jemand Erfahrungen damit oder kann mir einen anderen Kniff zeigen, wie das zu bewerkstelligen wäre? Meine Idee wäre auch gewesen, 0,1µm Vias in die Pads zu setzten, aber auch da scheitere ich an den Restringen, geschweige denn daran, das die Hersteller nicht durch 70µm (bzw. dem Vorprodukt vor der Galvanisierung) durchlasern können... Ich hoffe, ich habe euch mein Problem nicht zu wirr formuliert und ihr könnt es verstehen ;)
Strombelastbarkeit Via nur durch die halbe PCB / Probleme mit GaN-FETs Stromzufuhr / Dickkupfer PCBs
Mach nur einen dünnen Prepreg, und dann mit dem Strom nur in In1. Das Via ist dann gut gekühlt und dann mehr Strom als die Fausregeln vorhersagen. So wie du schon vermutet hast. Hast du tatsächlich keinen Hersteller gefunden der dir da etwas beraten kann? Frag mal bei Würth oder in Berlin bei Conti, die sind nicht die billigsten, können aber bei Thermal Design und Hochstrom helfen. Restring sollte doch egal sein wenn das Via sowieso im Pad sitzt? Wenn du den höher einstellen muss weil sonst der DRC meckert, dann kannst du die Vias eben nicht so nah aneinander setzen. 2-3A pro Via sollte i.O. gehen (v.a. wenn es im Pad sitzt und die andere Seite auch in einer Fläche endet). Kannst du die Fläche am Source-Pad nicht etwas vergrößern um mehr Vias unter zu bringen?
Wie lang ist denn so ein Puls? Und wie oft kommt der maximal? Kannst du ein Bild deines Layouts reinstellen? Daß dir 175µm Restring nicht reichen klingt merkwürdig.
asd schrieb: > Mach nur einen dünnen Prepreg, und dann mit dem Strom nur in In1. Das soll bei 70µm nicht möglich sein! Das Prepreg muss dicker sein, da es mehr "zu füllen hat" als bei 17/35µm. Also bei 1:1 Aspekt wäre 100/120µm Prepreg nicht möglich Wühlhase schrieb: > Daß dir 175µm Restring > nicht reichen klingt merkwürdig. 175µm ist einfach zu viel! Der Pitch des FETs ist 400µm. Ich muss 175µm Clearance für 70µm Cu und 175µm Restring für Vias einhalten.
Soll das Layout konstant die 30A Pulsströme können, oder wie häufig kommen die vor? Du kannst eine Via in gewissen Grenzen mit viel mehr Storm belasten als 1A wenn du sie pulsartig belastest. Ich würde die maximal mögliche Anzahl setzen und dann messen ob es ausreichend ist. Wenn du in dem Bereich der Vias noch anderes Kupfer hast, sollte das helfen die Wärme von den Vias zu verteilen und somit zu reduzieren. Gruß
Bastian N. schrieb: > Soll das Layout konstant die 30A Pulsströme können, oder wie häufig > kommen die vor? Naja, so 100kHz bei 50% Duty sollten es schon werden. Ich denke RMS wird sich so bei 10-15A etablieren...
Und wenn du die Pads deines Fets mit einer Cu-Fläche kontaktierst und nebenann viele Vias reinnagelst? Das würde dem FET auch ganz gut tun da der einiges an Wärme über die Pins abgeben wollen wird.
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