FPGA Board: ep2c5t144 mini dev board Erweiterung

[Andreas R. (daybyter)]

Hallo!

Sicher kennen einige von euch diese super billige ep2c5t144 mini dev 
Board bei ebay und Co für so ca. 15,- inkl USB Blaster. Einige nutzen 
sie ja evtl. auch schon. Hab auch eines und bin recht zufrieden.

Ein Kollege und ich lernen damit Verilog und die FPGA Technologie und 
möchten das Board nun etwas erweitern.

Vorbild ist etwa das, was Grant Searle z.B. gemacht hat

http://searle.hostei.com/grant/Multicomp/

, wobei wir aber ein grösseres und schnelleres Ram nutzen wollen (damit 
dort ein VGA Grafkbildschirm reinpasst).

In dem Schaltplan, den man hier runterladen kann:

http://www.leonheller.com/FPGA/EP2C5T144mini.pdf

wird ein IS61LV25616-10T Ram verwendet (256k * 16 Bit = 512 KByte mit 10 
ns Zugriffszeit).

Allerdings scheint mir die Schaltung aus diversen Gründen seltsam, so 
dass ich inzwischen zweifle, ob sie jemals so gelaufen ist.

In der Schaltung werden die Adresspins 0-18 angesprochen, das Ram hat 
aber nur die Pins 0-17. /CE wird permanent über einen Pull-up auf High 
gelegt, dass Ram sollte also nie was ausgeben?

Hat schonmal jemand dieses IC bei diesem (oder einem ähnlichen) FPGA 
verwendet?

Vielen Dank für jede Antwort,
Andreas

[Duke Scarring (Gast)]

Andreas R. schrieb:
> wird ein IS61LV25616-10T Ram verwendet (256k * 16 Bit = 512 KByte mit 10
> ns Zugriffszeit).
Ein Link zum Datenblatt ist da hilfreich:
https://www.mouser.de/datasheet/2/198/61LV25616AL-258498.pdf

> In der Schaltung werden die Adresspins 0-18 angesprochen, das Ram hat
> aber nur die Pins 0-17.
Dann ist die Schaltung auch gleich für SRAM mit doppelter Größe 
ausgelegt.

> /CE wird permanent über einen Pull-up auf High
> gelegt, dass Ram sollte also nie was ausgeben?
Auslesen macht man über /OE. Mit /CE kann man mehrere parallel 
geschaltete Chips selektieren.

Duke

[Christian G (Gast)]

Duke Scarring schrieb:
> Mit /CE kann man mehrere parallel
> geschaltete Chips selektieren.

hmm das ist ja schon richtig aber im Datenblatt steht: "When
CE is HIGH (deselected), the device assumes a standby mode at which the
power dissipation can be re-duced down with CMOS input levels.
"
und die Tabelle die du gepostet hast zeigt ja auch eindeutig CE high = 
alle Ein- und Ausgänge = X.

Andreas R. schrieb:
> /CE wird permanent über einen Pull-up auf High
> gelegt, dass Ram sollte also nie was ausgeben?

würde versuchen mal den Autor zu erreichen, sehe im Schaltplan auch 
keine Verbindung vom FPGA zu CE des RAMs.

Viel Erfolg!

[Duke Scarring (Gast)]

@Christian:
Du hast natürlich recht, so ist der /CE-Anschluß nicht sinnvoll.

Bei diesem Board funktioniert der SRAM:
https://web.fe.up.pt/~ee07094/FPGAkit/LiveDesign_EB_Schematics-xilinx_spartan.pdf

Vielleicht nimmt man besser das als Vorbild...

DUke

[Andreas R. (daybyter)]

Hallo!

Christian G schrieb:
> würde versuchen mal den Autor zu erreichen, sehe im Schaltplan auch
> keine Verbindung vom FPGA zu CE des RAMs.

Hab dem leon heller vor paar Tagen ne Mail geschickt, aber noch keine 
Reaktion.

@Duke Scarring: Danke für den Schaltplan!

Ich bastle mir gerade selbst was in KiCAD zusammen. Wird schon irgendwie 
klappen...