Vivado: Netze im Blockdesign verstecken

[Duke Scarring (Gast)]

Hallo Forum!

Gibt es eine Möglichkeit im Vivado bestimmte Netze im Blockdesign 
auszublenden?

Konkret geht es mir um den Takt und das /Reset-Signal. Das würde die 
Übersichtlichkeit massiv erhöhen, zumal ich noch nicht mal wirklich 
viele Komponenten eingebunden habe...

Duke

[Ingenieur (Gast)]

Kann das Designtool gfs grafische Records? Damit kann in VHDL eine 
Signalstrukur gebündelt werden.

[User (Gast)]

Es gibt einen Button im Block Design Viewer, du musst oben mal die 
Buttons probieren.

[daniel__m (Gast)]

Hi,

a) du kannst per Button zwischen "Interface-only" und alle umschalten 
(ist auch nicht immer schön)

b) du kannst Netzte auch einfärben, dann fallen sie evtl. weniger auf 
(oder weißer Adler auf weißem Grund)

grüße

[Duke Scarring (Gast)]

Ingenieur schrieb:
> Kann das Designtool gfs grafische Records?
Jein.
Für das AXI-Gedöns wird das gemacht (grafisch). Aber CLK und RESET 
gehören m.E. nicht in ein Record.

> Damit kann in VHDL eine
> Signalstrukur gebündelt werden.
Ja, kenne ich und nutze ich intensiv. Nur Xilinx kennt das noch nicht.
Da sieht dann ein Interface so aus:

  PORT (
    leds : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
    s00_axi_awaddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    s00_axi_awprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
    s00_axi_awvalid : IN STD_LOGIC;
    s00_axi_awready : OUT STD_LOGIC;
    s00_axi_wdata : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    s00_axi_wstrb : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    s00_axi_wvalid : IN STD_LOGIC;
    s00_axi_wready : OUT STD_LOGIC;
    s00_axi_bresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
    s00_axi_bvalid : OUT STD_LOGIC;
    s00_axi_bready : IN STD_LOGIC;
    s00_axi_araddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    s00_axi_arprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
    s00_axi_arvalid : IN STD_LOGIC;
    s00_axi_arready : OUT STD_LOGIC;
    s00_axi_rdata : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
    s00_axi_rresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
    s00_axi_rvalid : OUT STD_LOGIC;
    s00_axi_rready : IN STD_LOGIC;
    s00_axi_aclk : IN STD_LOGIC;
    s00_axi_aresetn : IN STD_LOGIC
  );

Dabei könnte es so aussehen:

  PORT (
    leds            : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
    s00_axi_in      : IN  axi_lite_in_type;
    s00_axi_out     : OUT axi_lite_out_type;
    s00_axi_aclk    : IN  STD_LOGIC;
    s00_axi_aresetn : IN  STD_LOGIC
  );

Immerhin verwendet Xilinx in den Templates jetzt die numeric_std...

daniel__m schrieb:
> a) du kannst per Button zwischen "Interface-only" und alle umschalten
> (ist auch nicht immer schön)
Ja, das bringt tatsächlich was (auch wenn da Layout wieder neu gewürfelt 
wird). Danke!


> b) du kannst Netzte auch einfärben, dann fallen sie evtl. weniger auf
> (oder weißer Adler auf weißem Grund)
Dummerweise haben die Weiß vergessen :-/


User schrieb:
> Es gibt einen Button im Block Design Viewer, du musst oben mal die
> Buttons probieren.
Danke. Ich finde zu ordentlichem UI-Design gehört, das alle Funktionen 
auch im Menü verfügbar sind. Es ist schlechter Stil Funktionen nur auf 
Schaltflächen oder im Kontextmenü zu verstecken.
Bei Vivado kommt noch hinzu, das de factor jeses Unterfenster seine 
eigene Buttonleiste mitbringt :-(


Duke

[daniel__m (Gast)]

Duke Scarring schrieb:
> Dummerweise haben die Weiß vergessen :-/

Sorry, hatte ich nicht geprüft. Ich wusste nur dass es Farben gibt, aber 
nicht mehr welche :(

[daniel__m (Gast)]

Duke Scarring schrieb:
> Für das AXI-Gedöns wird das gemacht (grafisch). Aber CLK und RESET
> gehören m.E. nicht in ein Record.

Du kannst auch beliebige eigene "Interfaces" definieren (wie AXI), ob es 
sinnvoll oder praktisch ist, Clock/Reset zu einem Interface zu machen, 
habe ich nicht ausprobiert.