Quartus Pin planer

[STM32 (Gast)]

Hallo

Wie kann ich beim Quartus direkt alle pins automatisch zuweisen lassen? 
Oder muss dies manuell pin für pin gemacht werden?

[Markus F. (mfro)]

STM32 schrieb im Beitrag #6015358:
> Hallo
>
> Wie kann ich beim Quartus direkt alle pins automatisch zuweisen lassen?
> Oder muss dies manuell pin für pin gemacht werden?

- Design einmal durch die Synthese schicken
- Assignments -> Back-Annotate Assignments

was dir nicht gefällt, im Assignment Editor geradebiegen. Fertig.

[STM32 (Gast)]

sorry etwas unkonkret geschrieben. Folgende Problemstellung:

Ich habe:

X 3.3V inputs
Y 3.3V outputs
Z LVDS in Paare
A LVDS out paare
B CLK inputs
C CLK Outputs

Wie finde ich heraus ob dies in Device D mapbar ist und wie das 
vorgeschlagene mapping aussieht? Ebenfalls welche I/O-Bank wie gespiesen 
werden müsste?

Dies sehe ich als wichtigen step in der evaluation eines FPGAs

[STM32 (Gast)]

Markus F. schrieb:
> STM32 schrieb im Beitrag #6015358:
>> Hallo
>>
>> Wie kann ich beim Quartus direkt alle pins automatisch zuweisen lassen?
>> Oder muss dies manuell pin für pin gemacht werden?
>
> - Design einmal durch die Synthese schicken
> - Assignments -> Back-Annotate Assignments
>
> was dir nicht gefällt, im Assignment Editor geradebiegen. Fertig.

Genial, genau das habe ich gesucht danke

[STM32 (Gast)]

Kurz eine weitere Frage:

Wie teile ich im assignment editor (oder sonnst wo) Quartus mit, welches 
signal welchen Pegel hat, und sostige Eigenschaften (LVDS)? Damit er es 
auch korrekt zuweisen kann. (der Pinplaner ist bei mir nun leer)

[STM32 (Gast)]

STM32 schrieb im Beitrag #6015458:
> Kurz eine weitere Frage:
>
> Wie teile ich im assignment editor (oder sonnst wo) Quartus mit, welches
> signal welchen Pegel hat, und sostige Eigenschaften (LVDS)? Damit er es
> auch korrekt zuweisen kann. (der Pinplaner ist bei mir nun leer)

Habs herausgefunden. Nun habe ich jedoch ein seltsames Phänomen: Mein 
MAX10 hat auf der identischen Vrefgroup sowohl 3.3V als auch LVDS 
signale. Sie synthese läuft durch. Eigentlich müssten doch LVDS Bänke 
mit 1.8V gespiesen sein?!?

Wie sehe ich im Pinplaner welche Vrefs welche Spannung haben müssen?

[Duke Scarring (Gast)]

STM32 schrieb im Beitrag #6015513:
> Mein
> MAX10 hat auf der identischen Vrefgroup sowohl 3.3V als auch LVDS
> signale. Sie synthese läuft durch. Eigentlich müssten doch LVDS Bänke
> mit 1.8V gespiesen sein?!?
Mein MAX10 liegt noch eingepackt hier, aber bei anderen FPGA-Herstellern 
wird für die LVDS-Päarchen i.d.R. nur eine Mindestspannung benötigt.

Beim Spartan 6 kann man LDVS auf 2,5 V oder 3,3 V Bänken nutzen.
Ich könnte mir vorstellen, das es beim MAX10 ähnlich ist.

Duke

[Gretel (Gast)]

> Wie sehe ich im Pinplaner welche Vrefs welche Spannung haben müssen?

Die Einstellungen in Quartus sind Augenwischerei.
Wenn IOs z.B. 2.5 V benötigen, kann man die zwar auf 2.5 V einstellen,
muss aber selber dafür sorgen, dass diese IO-Bank damit versorgt wird.

Umgekehrt: Versorgt man die IO-Bank mit 2.5 V kann man einstellen
was man will, am Pintreiber landen 2.5 V.

Bei "Allerwelts"-Evalbords liegen die IO-Bänke typischerweise
fest auf 3.3 V. Auch da kann man in Quartus drehen solange man
lustig ist. Es bleiben 3.3 V.

[Gretel (Gast)]

P.S.:
> "gespiesen sein"

Kauf dir bei Gelegenheit mal ein Rechtschreibwörterbuch namens Duden.