VHDL: enum type zwischen components

[Zero V. (Firma: Freelancer) (gnd)]

Hallo,

ich möchte ein Kommando als enum type zu einem anderem component 
übergeben.

type mycommand is (START, END, ...);

Wie würde man jetzt den enum type in die entity bringen?
Umwandeln zu std_logic_vector und bei der anderen component wieder 
zurück wandeln? Wie sähe das dann aus?

Sorry, aber ich bin noch Anfänger.

[Markus F. (mfro)]

Zumindest bei Intel/Altera (bei den anderen weiss ich's nicht, fiele mir 
aber schwer, zu glauben, dass die sich da eine Blösse geben) sind 
enumerated types als ports kein Problem.

Sie müssen halt an der entsprechenden Stelle (z.B. über ein Package) 
bekannt sein.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

D. C. schrieb:
> Wie würde man jetzt den enum type in die entity bringen?
Mach es in einem Package. Ein std_logic ist auch nur ein Aufzählungstyp.

[Rostschutz (Gast)]

D. C. schrieb:
> type mycommand is (START, END, ...);

'end' ist als reserved keyword keine gute Wahl für enum
http://www.brunel.ac.uk/~eestmba/hdl/vhdlkeys.html

[Zero V. (Firma: Freelancer) (gnd)]

Ahhh, danke ;-)