Gigabit Differential Routing - Frage für Fortgeschrittene

[Zero V. (Firma: Freelancer) (gnd)]

Hallo liebe Mitforisten,

ich hänge gerade beim Routing von Gigabit Ethernet Differential Pairs 
fest.
Es geht darum Kompromisse einzugehen, nur fehlt mir hier leider die 
Erfahrung (die Erfahrung im Bereich High-Speed Design ist da, nur komme 
ich aus einem Bereich wo man solche Kompromisse nicht eingehen musste, 
sondern einfach mit 8 oder 10 Lagen gearbeitet hat).

Also, es geht um einen QFP Chip mit Exposed GND Pad und Gigabit Ethernet 
Pairs. Ich habe 4 Lagen und mehr nicht. Der Chip Hersteller hat ein 
Demoboard mit dem Routing aus Variante1. Das ist ideal für die diff. 
Pairs nur die Anbindung zu den Decoupling Caps ist mir viel zu weit 
entfernt.

Dann habe ich die Idee zur Variante2, hier route ich das Pair mit Vias 
auf der Bottom Lage und erhalte dadurch die viel bessere Anbindung zw. 
Decoupling Cap und Chip-Pin. Der Nachteil ist natürlich das 
verschlechterte Diff. Pair Routing.

Zu guter letzt gebe es noch Variante 3, was der Variante2 entspricht nur 
dass hier die GND und VDD Plane getauscht werden und der rechte 
Kondensator als Stitching Cap dient.

Wie würdet ihr euch entscheiden und warum?

PS: mehr Infos kann ich wegen NDAs nicht liefern
Grüße gnd

[A. G. (grtu)]

Wie wäre es denn damit den Kondensator auf die Unterseite zu setzen?

[Gustl B. (-gb-)]

Wie groß ist der Kondensator? Bauform? Kannst du den größer wählen 
(0603) um 90° drehen und das Diff-Paar darunter durchlegen?

Du könntest den IC auf die Unterseite setzen, dann brauchst du mit dem 
Diff-Paar nur einmal durch die Platine auf die Oberseite und kannst den 
Kondensator auch auf die Unterseite schön nah an den IC setzen.

[Gerd E. (robberknight)]

D. C. schrieb:
> Gigabit Ethernet Differential Pairs

Das ist auf 100m Strecke ausgelegt und meiner Erfahrung ausreichend 
robust für so kleine Impedanzsprünge aufgrund von nicht optimaler 
Leitungsführung auf ein paar Millimetern.

Alle Deine Varianten werden da kein Problem machen.

> QFP Chip mit Exposed GND Pad
[...]
> Dann habe ich die Idee zur Variante2, hier route ich das Pair mit Vias
> auf der Bottom Lage

Hast Du Dir das Layout des ICs genau angeschaut und hast Du da sicher 
genug Platz für ein Via zwischen Ende des Signalpads und Beginn des 
Exposed Pads? Selbst wenn das von den Designrules her grad noch ok sein 
sollte, sehe ich da ein wenig die Gefahr von Lötbrücken zwischen Exposed 
Pad und diesen Vias.

Oder hast Du für andere Bauteile auf der Platine sowieso schon 
Via-in-Pad und kannst das dann hier ohne große Extrakosten mitverwenden?

Edit: Ich bin von QFN ausgegangen, weil die ganzen PHYs die ich so 
verwende alle QFN sind. Bist Du Dir mit QFP sicher? Dann wäre das nicht 
so kritisch.

[Zero V. (Firma: Freelancer) (gnd)]

A. G. schrieb:
> Wie wäre es denn damit den Kondensator auf die Unterseite zu setzen?

Nein, Ziel Nr. 1 ist Kosteneinsparung und das heißt einseitige 
Bestückung.

Gustl B. schrieb:
> Wie groß ist der Kondensator? Bauform? Kannst du den größer wählen
> (0603) um 90° drehen und das Diff-Paar darunter durchlegen?

Kondensatoren sind so klein wie möglich zuwählen. 0603 sind durch den 
Einkauf verboten. Überall wo möglich sind 0402 und kleiner zu verwenden. 
Außerdem ist das durchrouten unter Kondensatoren nicht gerade optimal.

Gerd E. schrieb:
> Hast Du Dir das Layout des ICs genau angeschaut und hast Du da sicher
> genug Platz für ein Via zwischen Ende des Signalpads und Beginn des
> Exposed Pads? Selbst wenn das von den Designrules her grad noch ok sein
> sollte, sehe ich da ein wenig die Gefahr von Lötbrücken zwischen Exposed
> Pad und diesen Vias.

Platz ist ausreichend da. Es ist ein QFP. Vias in Pad sind keine Option 
(Kosten).

[Gustl B. (-gb-)]

D. C. schrieb:
> Außerdem ist das durchrouten unter Kondensatoren nicht gerade optimal.

Ja, aber bei differentiellen Leitungen ist das nicht soo schlimm. Mit 
0201 sonntest du aber nahe genug an den IC rankommen und alles auf der 
Oberseite routen können?!
Welchen Abstand haben die IC Pins zueinander und wie dünn dürfen die 
Leiterbahnen sein?

[Gustl B. (-gb-)]

Hm, also es wäre sehr interessant welchen Beinchenabstand der IC hat. 
Bei 0.5 mm kann man das noch gut routen und auch den Kondensator, hier 
ein großer in 0402, nahe am IC platzieren.

Edit:
Mit einem 0201 ist das sogar schön symmetrisch möglich.

[Der müde Joe (Gast)]

Aus der Praxis, Variante 2 mit GND auf der zweiten Lage, unterhalb des 
Chips. VCC nach unten. Wenn möglich, zwei Vias pro Kondensator-Pad.
Siehe Beispiel.
Viel Erfolg!
Joe

[Pandur S. (jetztnicht)]

Nur nicht zuviel vom Einkauf auf die Kappe scheissen lassen. Allenfalls 
mal in den Urlaub gehen, bis der Urlaub das Routing gemacht hat...

[Datargnan (Gast)]

Da es i.d.R. ja auch gut funktioniert die Kondensatoren auf die 
Rückseite der Platine zu verfrachten bzw. das bei BGAs gar nicht anders 
geht:
Bis 1.5mm Leiterbahnlänge (Platinendicke) zum Kondensator sollten kein 
Problem sein.

[c r (Gast)]

Joggel E. schrieb:
> Nur nicht zuviel vom Einkauf auf die Kappe scheissen lassen.
> Allenfalls mal in den Urlaub gehen, bis der Urlaub das Routing gemacht
> hat...

Dann macht's wer anders, TO steht schlecht da und für den Pfusch muss er 
dann auch noch gradestehen, weil keiner mehr weiß, dass er das garnicht 
gemacht hat, damals :)

[VLF Funker (Gast)]

D. C. schrieb:

> Erfahrung (die Erfahrung im Bereich High-Speed Design ist da, nur komme

125 MHz ist UKW und somit fast DC - oder meinst du hier die beiden Paare 
die z.B. zu einem SPF Modul gehen?

[Zero V. (Firma: Freelancer) (gnd)]

Hier mal wie es der Hersteller selber macht (zu sehen Top Layer und 
Paste Layer). Das könnte man ja theoretisch übernehmen, ABER er 
platziert unter den zwei Vias oben links und oben rechts auf der Bottom 
Seite die zugehörigen Abbklockkondensatoren. Ich kann nicht zweiseitig 
bestücken und die 10 Lagen vom Evalboard habe ich auch nicht.
Also müsste ich da wo die Vias sind noch 2 Kondensatoren unterbringen 
mit eigenen Vias. Das haut leider nicht hin.
Die Variante1 ist somit raus.

0201 einzusetzen wäre hier auch kritisch da durch DC Bias die Kapazität 
von 100nF auf <80% sinkt und mit der anfangstoleranz und der 
Temperaturabhängigkeit sieht es echt schlecht aus. Zudem muss ich mal 
prüfen ob es dann überhaupt passen würde mit den Vias.


Die Chip Hersteller machen es uns Layoutern so schwer wie möglich :-(.

[Gustl B. (-gb-)]

Mich würde ja schon interessieren welchen Abstand die IC Beinchen 
zueinander haben, welche Versorgungsspannung verwendet wird und auch was 
dein minimaler Bohrdurchmesser, Restring und die Abstände sind.

[Μαtthias W. (matthias)]

Und wenn ich mir meine Gigabitverkabelung im Haus anschaue frag ich mich 
was das Theater soll. Die Strukturen die auf dem Monitor so riesig 
wirken sind in der Realität dann so klein und kurz das das bei den 
125MHz Bandbreite nicht so kritisch sind.

[Helmut S. (helmuts)]

D. C. schrieb:
> Hier mal wie es der Hersteller selber macht (zu sehen Top Layer und
> Paste Layer).

Die blauen Pads für die Abblock-Cs sind doch auf der gleichen Seite wie 
das IC. Die lilafarbenen Leitungen gehen noch ein Stück weiter bis zu 
den Vias die zu die power-planes "tauchen".
Ich verstehe nicht warum du denkst die Cs wären hier auf der Rückseite.

Welcher IC ist das? Am besten mit Hyperlink.

[Datargnan (Gast)]

Helmut S. schrieb:
> Ich verstehe nicht warum du denkst die Cs wären hier auf der Rückseite.


Da sind oben noch 2 Vias (ohne C auf der Oberseite) direkt am IC.
Und je 2 verschiedene Spannungen direkt nebeneinander wie es aussieht.

Das wird dann schon eng.

Ich nehme an, Via in Pad geht aus Kostengründen nicht?
;-)

[Helmut S. (helmuts)]

Datargnan schrieb:
> Helmut S. schrieb:
>> Ich verstehe nicht warum du denkst die Cs wären hier auf der Rückseite.
>
>
> Da sind oben noch 2 Vias (ohne C auf der Oberseite) direkt am IC.
> Und je 2 verschiedene Spannungen direkt nebeneinander wie es aussieht.
>
> Das wird dann schon eng.
>
> Ich nehme an, Via in Pad geht aus Kostengründen nicht?
> ;-)

Weißt du welcher IC das ist?
Der "Thread"-Ersteller will es ja nicht sagen.

[Datargnan (Gast)]

Helmut S. schrieb:
> Weißt du welcher IC das ist?

Nö, aber der TO schrob genau das über die besagten 2 Vias.