Verbindung zwischen Speichercontroller und Speicher

[Torben S. (Firma: privat) (torben_25)]

Frage in die Expertenrunde,

Welcher Bus verbindet bei aktuellen Intel- und AMD-Prozessoren 
eigentlich den integrierten Speichercontroller der CPU mit dem 
tatsächlichen Arbeitsspeicher (DIMM)?

In meinem einen Lehrbuch steht DMI im anderen QPI bzw HT (bei AMD).

Was ist denn nun richtig?

[Reinhard S. (rezz)]

Torben S. schrieb:
> Frage in die Expertenrunde,
>
> Welcher Bus verbindet bei aktuellen Intel- und AMD-Prozessoren
> eigentlich den integrierten Speichercontroller der CPU mit dem
> tatsächlichen Arbeitsspeicher (DIMM)?
>
> In meinem einen Lehrbuch steht DMI im anderen QPI bzw HT (bei AMD).
>
> Was ist denn nun richtig?

Weder noch würd ich aus meinem nicht mehr wirklich aktuellem Wissen 
heraus sagen.

Du kannst im Standard nachlesen, was es genau ist, falls du etwas Geld 
über hast:
https://www.jedec.org/standards-documents/docs/jesd79-5

[Sven D. (Gast)]

Bei AMD nennt sich das afaik Infinity Fabric.

[Kevin M. (arduinolover)]

Sven D. schrieb:
> Bei AMD nennt sich das afaik Infinity Fabric.

Das bezweifel ich. Das IF verbindet die Chiplets mit dem Memory 
Controller und dem IO Die. Der RAM ist imho am Controller mit einem 
standard Speicher Interface mit Daten und CMD/Address Leitungen 
angeschlossen. Schließlich ist IF etwas AMD spezifisches das Intel nicht 
nutzt und idr. läuft (vereinfacht) ja jeder RAM überall.

[Irgend W. (Firma: egal) (irgendwer)]

Torben S. schrieb:
> DMI im anderen QPI
Das sind eher Marketinbegriffe für die Verbindung zwichen CPU und 
chipsats. Was technisch meist Verwande von PCIe-Links sind.
z.B. "4x DMI 3.0" bei Intel synonym für "4 Links mit PCIe 3.0"

Der Speicher wird Heutzutage bei X86 Systemen in der Regel direkt an die 
CPU angebunden ohne über den Chipsatz zu gehen.
Somit ist die Schnittstelle in der Regel einfach "DDR4" oder "DDR5"

Intel sagt dazu z.B.:
"2.1.1 System Memory Technology Supported
The Integrated Memory Controller (IMC) supports LPDDR3, LPDDR4x and DDR4 
protocols with two independent, 64-bit wide channels."

Alles weitere in der Processor-Beschreibung:
https://cdrdv2.intel.com/v1/dl/getContent/615211

[John Doe (Gast)]

Irgend W. schrieb:
> Torben S. schrieb:
>> DMI im anderen QPI
> Das sind eher Marketinbegriffe für die Verbindung zwichen CPU und
> chipsats.

Das ist Quatsch, insbesondere bei QPI und dem neueren UPI. Das sind 
schlicht technische Begriffe bzw. Abkürzungen.

> Was technisch meist Verwande von PCIe-Links sind.
> z.B. "4x DMI 3.0" bei Intel synonym für "4 Links mit PCIe 3.0"

QPI/UPI sind nicht verwandt, alleine schon aufgrund des 
unterschiedlichen Einsatzwecks. PCIe hat z.B. keinerlei Mechanismen für 
Cache Kohärenz oder NUMA.

> Intel sagt dazu z.B.:
> "2.1.1 System Memory Technology Supported
> The Integrated Memory Controller (IMC) supports LPDDR3, LPDDR4x and DDR4
> protocols with two independent, 64-bit wide channels."
>
> Alles weitere in der Processor-Beschreibung:
> https://cdrdv2.intel.com/v1/dl/getContent/615211

Es ist nicht hilfreich, hier als Beispiel eine simple CPU von Intel zu 
verlinken, weil Torben S. mit seiner Frage nach QPI offensichtlich auf 
komplexe Xeons abzielt.