Hi Leute, ich wollte mal fragen, was ihr alles so an Schutzmaßnahmen trefft für EMV: Die ganze Zeit habe ich immer folgenden Lagenaufbau gehabt L1: Signal L2: VCC L3: GND L4: Signal Den GND layer habe ich meistens einfach immer kompett geflutet und habe die Bauteile auf der Platine entsprechend so platziert, dass alles was power ist, möglichst kurze Wege zu den Anschlüssen hat und sich keine Analog-GNDs damit kreuzen. Jetzt muss ich aber wohl die erste PCB machen die später gegen EMV getestet wird. Deshalb mal so Grundsätzlich: Passt der Lagenaufbau? Ich habe jetzt auch schon Platinen gesehen wo die Signale soweit wie möglich intern geführt wurden und die außen-layer dann entsprechend VCC+GND geflutet um innen drinnen direkt abzuschirmen? Es ist ja nicht nur Abstrahlung, sondern man hat hier auch Tests mit Einstrahlung und ESD. Was seht ihr da so vor? Meine Idee: Alle 3V3 Schaltsignale die die PCB verlassen mit bidirektionalen ESD-Dioden. Alle digitalen Signale innerhalb der PCB mit z.B. 33 Ohm terminieren. An den Power Ein- und Ausgängen zusätzlich kleine C's? Wenn ja welche Werte? Wie sieht es mit einer Eingangs Common-Mode Chocke aus oder reichen ein paar Ferrit-Steine mit ordentlichem Strom? Es wird ja erst ab 30 MHz gemessen. Kabelgebundene Messung ist so wie ich es verstehe nicht verpflichtend. Nutzt Ihr Ferrite in den Versorgungsleitungen zu den IC's? etc.. etc. Kurz zur Info was so drauf ist: Ein uC mit 240 MHz, ein 2 MHz DC/DC und noch ein 600 kHz LED Schaltregler dessen Ausgänge von der PCB weggehen. Danke!
Entscheidend sind die Kabel die zum Gerät gehen bzw.vom Gerät abgehen. Wie ist das bei deinem Gerät?
Ich würde sagen externes Netzteil zu meinem Board max. 2 Meter, von meinem Board bis zu den externen LEDs können schonmal 5 Meter Kabel zusammen kommen.
> Kabelgebundene Messung ist so wie ich es verstehe nicht verpflichtend.
Der Satz ist wegen fehlender Kommata schlecht verständlich. Darüber
hinaus ist er auch falsch.
Das ist ein 4 Lagen Standardaufbau. Der allein sagt noch nichts darüber aus, wie sich die Schaltung in der Messkammer verhält. Dazu bedarf es schon eines ganzen Blumenstraußes an Maßnahmen die sich leider nicht nur ergänzen sondern in gewissem Maße gegenseitig ausschließen. D.h. in erster Linie brauch EMV gerechtes Layout Erfahrung als Schaltungsentwickler und Layouter. Das fiese ist: selbst wenn du alles formal richtig machst kann das Ergebnis dennoch um Längen daneben liegen. Noch fieser ist, dass man in solch einem Fall manchmal nur ein Kabel anders verlegen muss (Überspitzt formuliert) und man ist das Problem auf wundersame Weise los. Beim nächsten Projekt beginnt der Tanz dann wieder von vorn.
Gerald schrieb: > Ich habe jetzt auch schon Platinen gesehen wo die Signale soweit wie > möglich intern geführt wurden und die außen-layer dann entsprechend > VCC+GND geflutet um innen drinnen direkt abzuschirmen? Ich habe so etwas schon designt, weil der Kunde das unbedingt so wollte. Aber dazu folgende Punkte: 1. Der Aufwand ist sehr hoch, weil man von fast jedem verbundenen Pad ein Via nach innen braucht, bei einem TQFP 100 z.B. sieht das aus wie ein Sieb und führt zu Platzproblemen, weil man die Vias nicht im Abstand von 0,5 mm plazieren kann, höchstens als Microvias. 2.Die Fläche auf der Seite mit den Bauteilen wird bei hoher Packungsdichte ziemlich zerfleddert bis zur Wirkungslosigkeit. Z.B. bei eng gepackten Widerständen gibt es einfach keinen Platz dazwischen zum Fluten. Macht man die Packungsdichte so gering dass das geht ist das EMV-mässig auch nicht günstig. 3. Bei grösseren Bauteilen wie Prozessoren bleiben die internen Leitungen von den Pads zum Die und dieses selbst ungeschirmt, daran kann die Leiterplatte nichts ändern. 4. Gegen die Intuition strahlen aussen über einer Referenzfläche liegende Leiterbahnen kaum mehr ab als innenliegende, weil der Rückstrom direkt unter der Leitung fliesst, also ist die Schleife minimal. Grob gesagt schirmt eine Massefläche unter der Leitung fast so gut wie eine darüber. Ist HF-Magie. Georg
Flute bitte VCC nicht! Du erzeugst dir damit einen super Plattenkondensator, den du sicher nicht haben willst. Du möchtest die Stromspitzen aus deinen Stützkondensatoren bedienen damit diese Strompfade klein und vor allem definiert sind. Daher siehst du auch hin und wieder Ferrit Beads in den VCC Leitungen. Da geht es nicht nur um Störungen die nicht "rein" sollen, sondern auch um die, die nicht "raus" sollen. Hast du VCC und GND geflutet, dann ist der daraus resultierende Kondensator mindestens so gut wie deine Stütz-Cs. Damit rinnt dir mehr oder minder undefiniert ein Strom über die Planes. Glaub mir, das siehst du in der EMV-Prüfung! Ich habe normalerweise Bottom (L4) möglichst vollständig mit GND geflutet. Top (L1) sind Bauteile, Versorgung und wenige unkritische Signale. Der Rest ist GND geflutet. Auf L2 und L3 ist hauptsächlich Signale und wenn's nicht anders geht auch Versorgung (Vias in Versorungsleitungen können böse sein). Mein China-Reflow-Ofen ist problematisch, wenn ich zuwenig Kupfer in der Platine habe. Daher flute ich auch die inneren Lagen auch mit GND. Wenn du definierte Impedanzen brauchst, dann habe ich L2, L3 geflutet mit GND und ich versuche auf L1 und L4 alles unterzubringen. Auf L2 und L3 gibts aber "Korridore" in denen ich auch route wenn es notwendig ist. Übrigens setze ich zu jedem GND-Pin ein Via auf die GND-Lagen und dort wo ich aus Erfahrung Probleme befürchte eine 0R in die VCC-Leitungen. Die kommen meistens in der 2. oder 3. Revision wieder raus - sind oft aber im 1. Prototypen auch hilfreich zum Strom messen, Kurzschluss finden, usw :) 73
Hans W. schrieb: > Flute bitte VCC nicht! > > Du erzeugst dir damit einen super Plattenkondensator, den du sicher > nicht haben willst. Bullshit, klar will man super Kapazität an VCC haben, schon mal was von Stützkondensatoren gehört?!. https://de.wikipedia.org/wiki/St%C3%BCtzkondensator Naher als das PCB ist kein diskrete Kondensator an den Versorgungspins.
Georg schrieb: > Gerald schrieb: >> Ich habe jetzt auch schon Platinen gesehen wo die Signale soweit wie >> möglich intern geführt wurden und die außen-layer dann entsprechend >> VCC+GND geflutet um innen drinnen direkt abzuschirmen? > > Ich habe so etwas schon designt, weil der Kunde das unbedingt so wollte. > Aber dazu folgende Punkte: > ... Stimme größtenteils zu. Es gibt nicht "das Erfolgsrezept". Bei einem TQFP100 würde ich aber von Bussen ausgehen. Die würde ich auch Top führen, um die Gnd-Flächen nicht in ein Sieb zu verwandeln. Und meine "jeder GND-Pin ein Via" würde ich auch relativieren wenn z.B. jeder 2. Pin GND ist... Gerne setze ich dann die VIAs "innerhalb" des ICs und gehe mit den Leitungen nach "außen". Bei QFN mache ich oft einfach 4 Vias in das Pad in der Mitte und verbinde die GNDs dorthin. Da muss man etwas flexibel aggieren... Der Kommentar bzgl. der Schirmwirkung ist ebenfalls korrekt. Solange du eine durchgehende GND-Fläche entlang der Leitung hast, siehst du wenig Unterschiede an der Antenne. Genau so verhält es sich übigens, wenn du Schlitze (z.B durch massenhaft Vias) in die GND-Plane einbaust. Das Ergebnis wird wesentlich schlechter - egal ob du GND über oder unter den Leitungen hast.
Kaffeesatzentsorger schrieb: > Hans W. schrieb: >> Flute bitte VCC nicht! >> >> Du erzeugst dir damit einen super Plattenkondensator, den du sicher >> nicht haben willst. > > Bullshit, klar will man super Kapazität an VCC haben, schon mal was von > Stützkondensatoren gehört?!. > > https://de.wikipedia.org/wiki/St%C3%BCtzkondensator > > Naher als das PCB ist kein diskrete Kondensator an den Versorgungspins. Lies bitte meinen Post nochmal! Ich widerspreche dir im Grunde nur sehr geringfügig. Du willst einen guten Kondensator (keinen Perfekten) nahe an den Pins. Damit will ich sagen, die Spannungseinbrüche an VCC sollen so klein wie nötig sein aber gleichzeitig sollen die Stromspitzen auch nicht unendlich groß werden. Ich hatte wirklich Probleme beim Entstören von einem PCB, bei dem einige "ICs mit Störpotential" verbaut wurden. Daher hat der Designer brav VCC mitgeflutet und "großzügig" mit Stütz-Cs gearbeitet. Das Problem war nur, dass jeder IC sich bei den benachbarten Stütz-Cs mitbedient hat und ich zusätzlich gewaltige Spitzenströme auf der VCC Plane "gesehen" (bzw "erschnüffelt") habe. Im Endeffekt half nur, alle Stütz-Cs mit Ferrit Beads von der VCC Plane zu entkoppeln - die VCC Plane drufte ich nicht entfernen... da ging ein richtiger Glaubenskrieg ab. Ich glaube aber, das hätte alleine auch reichen müssen. 73
Hans W. schrieb: > Das Problem war nur, dass jeder IC sich bei den benachbarten Stütz-Cs > mitbedient hat und ich zusätzlich gewaltige Spitzenströme auf der VCC > Plane "gesehen" (bzw "erschnüffelt") habe. Das ist dann wohl eher ein Problem der punktförmigen, entfernten und wohl nicht besonders 'dynamischen' Stromversorgung resp. DCDC-Wandler, wenn sich die Stütz-C vom IC1 von den Stütz-C an IC2 bedienen und nicht vom 'einspeise-punkt. Vielleicht wollt da jemand 3V3 regler o.ä. sparen und hat statt mehreren einzelnen nah an IC1 und IC2 einen einzelnen genommen?! Ich weiss, prinzipiel ist es vernünftig einen DCDC mehrere IC's versorgen zu lassen, aber manchmal ist es sinnvoll dies eher lokal zu handhaben. oder die Stütz-C waren zu klein und deshalb musste 'quer gezogen werden'. Was Denken weckt,, ob das Design bei hohen Schaltraten noch das macht was es machen soll? EMV ist da nachrangig, notfaöös ein SchirmKäfig über die 'strahlenden' Ecken (aber wahrscheinlich hat man beim PCB-Design keinen Platz dafür vorgesehen oder aus thermischen Gründen wegdiskutiert).
Kaffeesatzentsorger schrieb: > oder die Stütz-C waren zu klein und deshalb musste 'quer gezogen > werden'. Was Denken weckt,, ob das Design bei hohen Schaltraten noch das > macht was es machen soll? EMV ist da nachrangig, notfaöös ein > SchirmKäfig über die 'strahlenden' Ecken (aber wahrscheinlich hat man > beim PCB-Design keinen Platz dafür vorgesehen oder aus thermischen > Gründen wegdiskutiert). In der Regel arbeitet man ja auch mit mehreren Kondensatoren. Die kleinen schnellen 100nF (bei ganz schnellen Schaltungen auch gern nur 10) und dann, etwas entfernt dazu einen größeren, am besten nicht keramischen. Sonst kann man wieder in eine Resonanz kommen was man auch nicht will. Allein es gibt bei der VCC und GND Gestaltung, wie in der gesammten EMV, keine Immer gültige Regel. Eine Maßnahme, die auf einer Platine Erfolg hat und dort für EMV Ruhe sorgt kann bei einer anderen das totale Gegenteil bewirken. Man muss halt schauen, welche Wege sinnvoll erscheinen für die jeweils aktuelle Platine und dann kann man nur Messen und ggf. neu machen. Um Hans zu widersprechen: Dieser Disput geht ja nun schon um seit es digitale Schaltkreise gibt. Um das Jahr 2000 herum wurde diesbezüglich mal die Leiterplatte2000 ins Leben gerufen. Eine durchaus Anspruchsvolle FPGA Platine welche, und jetzt kommts: gänzlich ohne Stützkondensatoren auskommt und sich nur auf die internen Planes aus VCC und GND Lagen verlässt. (Also das komplette Gegenteil von deinen Ausführungen) Natürlich ist das vorher durchsimuliert und mit enormem Aufwand so hingestrickt aber es zeigt: Man braucht gar keine Stützkondensatoren als Bauteile. (Tatsächlich sind sogar mehrere konkurrierende Designs angefertigt worden, Gewinner war imho eine 14Lagige Platine, welche alle VCC/GND Lagen auf einer Seite unsymmetrisch hatte. Auch etwas, was man normalerweise vermeidet) Wenn man diese Erkenntnis nun aber 1:1 auf eine eigene Platine anwendet wird man mit nahezu 100%iger Wahrscheinlichkeit Schiffbruch erleiden. EMV ist halt immer ein Weg der Möglichkeiten. Es gibt davon in der Regel mehrere und, wie ich schon schrieb, schließen diese sich in ihrer vollen Ausprägung gegenseitig teilweise sogar aus. Man kann also nur etwas mehr von dem einem auf Kosten von etwas anderem bekommen und umgekehrt. Es gibt aber nicht die eine Lehre, der man folgen muss. Folglich gibt es auch keinen Messias, obwohl davon mehrere aktiv sind. Bei vielen kann man Kurse buchen und, oh Wunder, auch deren Empfehlungen unterscheiden sich teils gravierend. Man muss halt Idealerweise wissen, welche Möglichkeiten es so gibt und dann anhand eigener Erfahrung die vermeintlich bestmöglich passende Wählen. Obs geklappt hat sieht man dann in der EMV Messkammer.
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Kaffeesatzentsorger schrieb: > Hans W. schrieb: >> Das Problem war nur, dass jeder IC sich bei den benachbarten Stütz-Cs >> mitbedient hat und ich zusätzlich gewaltige Spitzenströme auf der VCC >> Plane "gesehen" (bzw "erschnüffelt") habe. > > Das ist dann wohl eher ein Problem der punktförmigen, entfernten und > wohl nicht besonders 'dynamischen' Stromversorgung resp. DCDC-Wandler, > wenn sich die Stütz-C vom IC1 von den Stütz-C an IC2 bedienen und nicht > vom 'einspeise-punkt. Vielleicht wollt da jemand 3V3 regler o.ä. sparen > und hat statt mehreren einzelnen nah an IC1 und IC2 einen einzelnen > genommen?! > > Ich weiss, prinzipiel ist es vernünftig einen DCDC mehrere IC's > versorgen zu lassen, aber manchmal ist es sinnvoll dies eher lokal zu > handhaben. > > oder die Stütz-C waren zu klein und deshalb musste 'quer gezogen > werden'. Was Denken weckt,, ob das Design bei hohen Schaltraten noch das > macht was es machen soll? EMV ist da nachrangig, notfaöös ein > SchirmKäfig über die 'strahlenden' Ecken (aber wahrscheinlich hat man > beim PCB-Design keinen Platz dafür vorgesehen oder aus thermischen > Gründen wegdiskutiert). <Nachträglicher Edit> Nur um das von Anfang an klar zu Stellen: Das unten bezieht sich auf Probleme ab 100MHz! </Nachträglicher Edit> Ganz und gar nicht! Sobald du über ein VCC Potential einige Stütz-Cs verbindest, dann wird sich ein IC bei allen anderen Stütz-Cs mitbedienen! Die Frage ist nur, ob das ein Problem ist oder nicht. Wenn du das über eine Plane machst, die ja eine vergleichsweise niedrige Impedanz hat, dann kann das ein größeres Problem darstellen als über Traces die eine wesentlich höhere Induktivität haben. Der Stütz-C soll ja die Impedanz der Zuleitung "ausgleichen". Das Stichwort dazu wäre Power Integrity. Um den Ground-Bounce zur reduzieren (signal integrity), ist eine Gnd-Plane hilfreich. Die VCC Plane wird dir bei der Power Integrity helfen, da alle Stütz-Cs gemeinsam wirken. Nur für EMV kann das ganz unangenehme Folgen haben. Ganz nebenbei: Größere Stütz Cs helfen sehr oft bei EMV Problemen eigentlich nur deshalb, weil sie "schlechter" sind. Schau dir mal die Impedanzkurven von Cs an... je kleiner die Bauform, desto "besser" werden sie - je größer die Kapazität - desto niedriger wird die Resonanz Frequenz. Wenn du mehrere Stütz-C's (im Sinne von z.B. 1u+100n) brauchst, solltest du, wenn irgend möglich, den kleineren in einer kleineren Bauform nehmen und maximal 1/10tel der Kapazität des Größeren verwenden. Den Effekt kannst du auch schön mit einem VNA nachmessen! Von Schirmkäfigen halte ich übrigens sehr wenig bis gar nichts (oft sind die aber auch nur drauf, damit du bei der FCC formale Vorteile ausnutzen kannst). Meistens ist die Signal- und/oder Power-Integrität bei Prints die sowas wirklich brauchen so unter aller Sau, dass für mich die Funktion schon in Frage gestellt werden muss. Löst man diese Probleme, ist in den allermeisten Fällen die EMV auch kein Problem mehr. Hat man es aber zu gut gemeint (eben z.B. mit den VCC Planes), dann kann das auch unangenehm werden. Natürlich gibt's wie immer Ausnahmen: Ein 20kW Inverter darf schon mit Käfigen arbeiten und in Messgeräten kann's auch hilfreich sein. Für einen "0815" Print (ich meine damit, dass es keine besonderen Anforderungen gibt - nicht, dass die Schaltung 0815 wäre oä.), habe ich noch nie die Notwendigkeit gesehen irgendetwas wegen Emissionen zu schirmen. Das Thema mehrere Regler klammere ich mal aus :) Um das ging's glaube ich auch nicht. Aber klar, manchmal muss man mehrere verwenden... Für 100MHz+ Emissionen macht das aber IMHO ohnehin wenig Unterschied. Und Kostendruck ist Gift für jedes Design... Meiner Erfahrung nach wären aber die anfangs "teureren" Lösungen (z.B. 1 Regler mehr, ein Paar Ferrite strategisch gesetzt oder das Gehäuse etwas modifiziert) am Ende oft die günstigeren. Die zusätzlich benötigte Entwicklungszeit wird leider am Ende fast nie mit einkalkuliert. 73
Christian B. schrieb: > Um Hans zu widersprechen: Um ehrlich zu sein, ich fühle mich eigentlich sogar bestätigt :) Oben schrieb ich von Problemen, wenn es mehrere ICs gibt die entsprechen wüst gestützt sind und bei denen Ströme undefiniert fließen können. Auch, dass ein "EMV gerechtes Design" ziemlich individuell ist steht oben... Ich sehe also keinen Widerspruch :) Wenn dur HFSS, Ansys, CST, oder wie sie alle heißen, zur Verfügung hast, dann hast du einfach andere Randbedingungen und die Ströme sind auch nicht mehr wirklich "undefiniert". Im Allgemeinen würde ich aber von Strukturen abraten, bei denen du nicht abschätzen kannst, wo die Ströme fließen könn(t)en. Ob man richtig geschätzt hat siehe man, wie du richtig schreibst, in der EMV Kammer :) Daher meine Empfehlung, nicht VCC und GND zu fluten. Gut, man kann dann wieder mit Beads arbeiten - das führt dann aber das VCC-Fluten doch ziemlich ad-absurdum... 73
https://www.youtube.com/watch?v=ySuUZEjARPY Gegen Ende kommt er auf Stackups zu sprechen. Optimal sind laut internet-Experten :) Lagen mit multiplen von 3, also z.B 6 Layer, weil dann immer eine Zwischenlage komplett GND sein kann. Generell will man zu jedem Signal eine ensprechende GND-Plane haben, mit deinem 4-Layer stack-up würde die Bottom plane zB zu Vcc referenziert sein und nicht direkt zu GND, was Nachteilig sein kann, bzw EMV ,ässig icht optimal. Mehr weisst du dann mit Sicherheit wenn du aus dem Prüflabor kommst :) Ich habe in meinen ersten EMV Designs dicke Common-mode chokes in den Zuleitungen gehabt, das hat für die Funkstörspannung gereicht, hätte aber auch anders laufen können. Das war meine erste Prüfung, da hat man ja noch kaum Ahnung was man eigentlich alles beachten sollte. Also falls Geld keine Rolle spielt, würde ich definitiv eine common-mode choke im DC-Zufluss einplanen, in allen Taktenden Signalen SMD 0R Widerstände vorsehen ist auch eine super-Idee. Wenn man Probleme mit Signalintegrität bekommt, kann man dort einfach mal 10R - 100R einlöten, was die Flanken zeitlich verlangsamt. Generell sind langsame Flanken immer eine gute Idee um EMV zu verbessern, denn Anstiegszeiten produzieren sehr hohe Frequenzanteile, je schneller sie werden. Viele Grüße und halt uns auf dem laufenden wie es läuft, am besten bis nach der Prüfung. Eine Frage, ist es reines CE Prüfung, oder geht es in Richtung Automotive oder Industrie?
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Bei 4 Lagen muss man immer irgendwo Abstriche machen. Aber wenn man schon bei 4 Lagen bleiben muss, sollte man wenigstens davon absehen mit den Innenlagen das Versorgungspaar zu bilden. Je nach Anwendung kann das natürlich durchaus auch funktionieren. Pauschale Aussagen sind da immer schwierig. Aber folgender Lagenaufbau sollte in der Regel (!) besseres EMV-Verhalten zeigen: 1: Signale + Vcc 2: GND 3: GND 4: Signale + Vcc oder 1: GND 2: Signale + Vcc 3: Signale + Vcc 4: GND Selbstverständlich sollte man idealerweise Return-Vias verwenden, wenn ein Signal die Referenzlage wechselt (zumindest für kritische Signale). Die beiden Lagenaufbauten haben zwar auch ihre jeweiligen Nachteile, aber recht viel besser wird's halt nicht mit 4 Lagen. Der Lagenaufbau kann natürlich auch nicht zaubern. Dinge wie Bauteilplatzierung usw. sind natürlich auch wichtig.
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Ich behaupte mal, dass man auch eine VCC plane als Referenzlage für ein schnelles Signal nehmen kann. Allerdings muss man dann beim Wechsel der Referenzlage kein Via sondern einen kleinen C vorsehen, damit der Rückstrom folgen kann.
Christian B. schrieb: > Ich behaupte mal, dass man auch eine VCC plane als Referenzlage für ein > schnelles Signal nehmen kann. Allerdings muss man dann beim Wechsel der > Referenzlage kein Via sondern einen kleinen C vorsehen, damit der > Rückstrom folgen kann. Ja, unter bestimmten Voraussetzungen kann man das auch machen. Beziehungsweise ist eine Plane in Nachbarschaft eines schnellen Signals ganz automatisch die Referenzlage - unabhängig vom DC-Level.
Hallo, erstmal zur Einordnung: bei EMV bin ich mir nicht sicher, ob mein "Wissen" auch "Wissen" ist, ich vermute mal eher, daß es nur eine Mischung aus Wissen, gemachten Erfahrungen und Glauben ist. Jeder sollte seine eigenen Grenzen kennen. Daher hier nur meine Meinung: - der exakte Lagenaufbau wird vmtl. nur die letzten paar Prozent Unterschied beim EMV-Test ausmachen. Der Standard-Aufbau (wie vom OP vorgeschlagen) wird nicht umsonst sehr häufig verwendet, würde ich auch erstmal mit anfangen. - Speziell um ein Gefühl für das EMV-Problem zu bekommen: viele zusätzliche Filterbauteile vorsehen, die man beim ersten Prototyp bestückt/nicht bestückt, um die Auswirkungen zu sehen. Kommt halt auch immer auf verfügbaren Platz + Kostensensitivität an. - common-mode-drossel (siehe Stefan) plus Ferrite/Drosseln in den Einzeladern der Power-Zuleitung vorsehen. Damit hält man sich alle Möglichkeiten der Zuleitungsentstörung offen. - "in allen Taktenden Signalen SMD 0R Widerstände vorsehen" halte ich auch für eine gute Idee. Und/Oder im Controller die Ausgangsgeschwindigkeit der IO-Pins begrenzen. - Als Problempunkte, die man genauer ansehen muß, sehe ich: - den 2MHz dcdc - sauber layouten! - die 600kHz LED-Ansteuerung, die dann auch noch über ein Kabel geht. Vor dem Ausgang sauber filtern, wenn die harten PWM-Schaltflanken auf das Kabel kommen, dann ist das die beste Antenne und der Lagenaufbau dagegen völlig irrelevant. - überall wo geschaltete Mosfets sitzen: Gatewiderstände vorsehen, die bei Bedarf vergrößert werden können (pfeif erstmal auf Verlustleistung) Und jetzt noch 5euro ins Phrasenschwein: Jeder fängt mit seinem ersten EMV-Projekt an, wird schon werden. Gut ist, wenn man sich beim bestücken Optionen zum nachträglichen einfügen von Ferriten, Kondensatoren, Längswiderständen offenläßt, damit kann man dann schon bei der ersten EMV-Prüfung nachjustieren. Schönen gruß, Maik
Stefan S. schrieb: > Also falls Geld keine Rolle spielt, würde ich definitiv eine common-mode > choke im DC-Zufluss einplanen, in allen Taktenden Signalen SMD 0R > Widerstände vorsehen ist auch eine super-Idee. Wenn man Probleme mit > Signalintegrität bekommt, kann man dort einfach mal 10R - 100R einlöten, > was die Flanken zeitlich verlangsamt. Du sagst "Taktenden", Du meinst aber bestimmt "am Beginn" der Signalquelle, oder? Clock und Mosi etc. also direkt am uC, für Miso kommt der R dann an den Slave. So mache ich das zumindest immer.
Ja genau, ich hatte die Rs auch immer direkt am Erzeuger, wobei physikalisch gesehen der Ort so ein bisschen egal sein könnte, zumindest wenn es sich noch um elektrisch kurze Leitungen handelt, also kürzer als die Wellenlänge geteilt durch 10 :) Dann noch zu dem Lagenaufbau, weil jemand meinte man fängt halt mal an und es wird dann schon irgendwie funktionieren. Mitlerweile bin ich fast der Meinung dass Lagenaufbau und Lage der Zuleitungen das wichtigste ist bei der EMV. Wenn alle Signale eine Massefläche besitzen und niemals durch irgendwelche Strukturen im PCB (z.B. GND-Split) daran gehindert werden direkt unter der Hinleitung zurücfließen zu können, dann würde ich erstmal von einer minimalen Abstrahlung ausgehen. Common-mode Ströme sind Hauptübeltäter, da diese um ein vielfaches mehr strahlen als differential-mode Ströme. Und die kann man alle vermeiden durch geschicktes routing und eben richtiger Lagenaufbau, diese Thema ist aber meiner Meinung nach noch nicht flächig verbreitet. Ich denke in den Unis wird das immer noch nicht richtig gelehrt, in meiner damals war das auch kein Thema, wobei sich natürlich frequenzmässig Wahnsinnig viel getan hat in den letzten 15 Jahren.
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