Silk to Soldermask Clearance Constraint

[Marco T. (marcotp)]

Ich habe eine Platine entworfen auf welcher sich zwei Bauteile 
überlappen.
U1 ist ein Pin-Header welcher auf der Unterseite der Platine angebracht 
wird.
SW2 ist ein Button auf der Oberseite bei welchem die gelbe Linie aus dem 
Top-Overlay über das Pad 13 des Pinheaders läuft.
Altium Designer wirft eine Meldung dass der "Silk to Soldermask 
Clearance Constraint" verletzt wird.
Damit ich keine Probleme beim Herstellen der Platinen bekomme möchte ich 
das gerne lösen, aber wie nur?

Am logischten würde es mir erscheinen beim Footprint des Switches 
einzustellen "Unterbreche die Linie wenn da ein Pad im Weg ist".

Wie löst ihr solch ein Problem?

[Maik F. (Firma: ibfeew) (mf_hro)]

> Wie löst ihr solch ein Problem?
. .
Wir ignorieren diese Fehlermeldung und verlagern diese Aufgabe auf 
unseren Standard-LP-Hersteller, der selbstständig allen Bestückungsdruck 
von Lötpads/freigestellten Flächen entfernt. Das steht so in seinen 
Design-Vorgaben und damit gab es auch noch nie Probleme beim Herstellen 
der Platinen (zumindest was den Bestückungsdruck betrifft).

[Cyblord -. (cyblord)]

Maik F. schrieb:
>> Wie löst ihr solch ein Problem?
> . .
> Wir ignorieren diese Fehlermeldung und verlagern diese Aufgabe auf
> unseren Standard-LP-Hersteller, der selbstständig allen Bestückungsdruck
> von Lötpads/freigestellten Flächen entfernt. Das steht so in seinen
> Design-Vorgaben und damit gab es auch noch nie Probleme beim Herstellen
> der Platinen (zumindest was den Bestückungsdruck betrifft).

+1
Das macht fast jeder so.

Niemand will im CAE auf den Bestückungsdruck Rücksicht nehmen.

[majo (Gast)]

Cyblord -. schrieb:
> Maik F. schrieb:
>>> Wie löst ihr solch ein Problem?
>> . .
>> Wir ignorieren diese Fehlermeldung und verlagern diese Aufgabe auf
>> unseren Standard-LP-Hersteller, der selbstständig allen Bestückungsdruck
>> von Lötpads/freigestellten Flächen entfernt. Das steht so in seinen
>> Design-Vorgaben und damit gab es auch noch nie Probleme beim Herstellen
>> der Platinen (zumindest was den Bestückungsdruck betrifft).
>
> +1
> Das macht fast jeder so.

+2
hier auch. Und tatsächlich habe ICH noch nie Leiterplatten in der Hand 
gebabt wo Bestückungsdruck auf Pads war....und ich habe schon viele 
leterplatten in den Händen gehabt. Auch schlecht gelayoutete und 
schlecht produzierte...

[Arno (Gast)]

+3.

Nur Text, den ich haben will, verschiebe ich natürlich.

[Taz G. (taz1971)]

+4

Da ich allergisch auf Fehler im DRC reagiere, würde ich eine Ausnahme 
Regel für die beiden Bauteile definieren.
Silk to Solder Mask mit  InComponent('U1')  nach InComponent('SW1') mit 
Clearance = 0.

UND ausserdem:
Marco T. schrieb:
> U1 ist ein Pin-Header welcher auf der Unterseite der Platine angebracht
> wird.

Warum ist der dann auf der Oberseite ? Das Pinning ist dann gespiegelt.
Und warum sind die Leiterbahn so hauchdünn ?

[MaWin (Gast)]

Marco T. schrieb:
> Am logischten würde es mir erscheinen beim Footprint des Switches
> einzustellen "Unterbreche die Linie wenn da ein Pad im Weg ist".

Mal halt den Schalter neu, Librarysymbol kopieren und überarbeiten, ohne 
Linie dort wo er nicht auf der Platine aufsitzt sondern nur drüber 
hinwegsteht.

[Wühlhase (Gast)]

majo schrieb:
> Und tatsächlich habe ICH noch nie Leiterplatten in der Hand
> gebabt wo Bestückungsdruck auf Pads war....und ich habe schon viele
> leterplatten in den Händen gehabt. Auch schlecht gelayoutete und
> schlecht produzierte...

Ich schon. Und ich habe noch nicht soooo viele Leiterkarten in der Hand 
gehabt.

Ansonsten: von mir gibts keine 1+. Ich finde eher, du hast einfach einen 
beschissenen/ungeeigneten Footprint (übrigens unabhängig von deinem 
konkreten Problem).

Ansonsten solltest du erstmal dein Werkzeug besser kennenlernen, denn:
majo schrieb:
> U1 ist ein Pin-Header welcher auf der Unterseite der Platine angebracht
> wird.
> SW2 ist ein Button auf der Oberseite bei welchem die gelbe Linie aus dem
> Top-Overlay über das Pad 13 des Pinheaders läuft.

Hast du dich noch nicht gefragt warum der Bestückungsdruck auf der 
Oberseite ist, dein Bauteil aber kopfüber eingelötet werden soll? 
Platziere das Bauteil auf der Unterseite, nicht auf der Oberseite. Dann 
ist der Bestückungsdruck deines Pinheaders nämlich korrekterweise auch 
auf der Unterseite, und dein Problem löst sich in Luft auf.

Und warum ist dein Layout so entsetzlich auf Kante genäht? Sehr dünne 
Linien, sehr dünne Leiterbahnen und die auch noch unnötig dicht am Pad 
vorbei, obwohl da noch Platz ohne Ende ist.

Sicherlich befindet es sich noch innerhalb dessen, was der Fertiger 
fertigen kann, aber schön ist das trotzdem nicht.

[Wühlhase (Gast)]

"kopfüber" meint natürlich "auf der Unterseite".

[Sinus T. (micha_micha)]

Wühlhase schrieb:
> Dann
> ist der Bestückungsdruck deines Pinheaders nämlich korrekterweise auch
> auf der Unterseite, und dein Problem löst sich in Luft auf.

Der Bestückungsdruck des Schalters ist aber immer auf den Pads vom 
Pinheader, egal auf welcher Seite der ist, das war ja das eigendliche 
Problem

[Wühlhase (Gast)]

Auch dann gilt immer noch:

Wühlhase schrieb:
> Ansonsten solltest du erstmal dein Werkzeug besser kennenlernen

Du kannst einen Footprint auch wenn er verbaut ist, in Altium ändern. 
Irgendwo in den Component Properties gibt es einen Haken, "Lock 
Primitives" oder so ähnlich.

Diesen Haken rausnehmen (vielleicht war es auch das Gegenteil, "Unlock 
Primitives", dann mußt du diesen setzen), Bestückungsdruck editieren, 
Haken unbedingt sofort wieder setzen.

Vorsicht mit "Refresh from libraries", dann macht Altium das alles 
wieder rückgängig.

PS: Und trotzdem gehört der Pinheader auf die andere Leiterkartenseite, 
wenn du ihn dort verbauen willst.

[Marco T. (marcotp)]

Vielen Dank für eure zahlreichen Inputs und Kritiken :-)

* Ich habe den Header nun auf die Platinen-Unterseite verfrachtet, wo er 
auch hingehört. Die Spiegelung habe ich berücksichtigt und richtig 
gestellt.

* Die Dicke der Traces habe ich von 0.1mm auf 0.2mm verdoppelt. Auch 
habe ich die anderen Fertigungsrichtlinien des Platinenherstellers 
studiert und meine Design Rules entsprechend angepasst.

* Mein ursprüngliches Problem mit der Clearance ignoriere ich in dem 
Fall einfach und lagere das auf den Platinenhersteller aus.

[Taz G. (taz1971)]

@Marco
Ich hoffe Dir ist bewusst, das der Taster nicht plan auf der Platine 
aufliegen kann. Der steht mit seinem Gehäuse auf den Pins, die etwa 
einen Millimeter herausschauen. Ist aber nur eine Vermutung, ich weiß ja 
nicht wie der Taster in 3D aussieht. Mal im 3D View checken.

PS: der Restring der VIAs sehen optisch zu klein aus, mal checken.
Nur so als Anmerkung noch, wenn Du das VIA ganz links (nahe Pin12) nach 
recht in die Nähe von "S" schiebst kannst Du auf die VIAs zwischen Pin11 
und 12 verzichten. Die GND VIAs machen auch keinen Sinn, ist ja ein 
dickes GND Pad direkt daneben. Ich will damit nur sagen, es fehlt noch 
ein wenig Feintuning.

@Alle
hab einen schönen, entspannten Tag. Schöne Grüsse Taz