Ich sehe immer wieder die gängige Empfehlung, einen vierlagigen Aufbau mit Signal-Masse-Versorgung-Signal zu machen. Damit verbunden die Empfehlung, so viele Signal wie möglich auf dem obersten Layer zu routen und damit den Bezug zur direkt darunter liegenden Massefläche zu halten. Leuchtet auch ein. Aber wenn das oberste Layer voll ist, muss ich mit dem Signal auf die Unterseite, und dort ist die Bezugmassefläche ja nicht vorhanden. Wäre dann der logischere Aufbau nicht Signal-Masse-Signal-Versorgung, mit entsprechenden Ausschnitten in der Versorgungsfläche bei schnellen Signalen (bspw HDMI, DisplayPort) so dass diese auf Layer3 nicht im "Sandwich" liegen? Warum wird das nicht gemacht (oder nicht drüber geredet)?
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Plus und Masse nah aneinander, so wirkt die Platine als grosser Abblockkondensator..Im Prinzip ist es egal, ob eine Signalleitung durch Masse oder Plus abgeschirmt wird, beides sind statische Potentiale. Zum Messen, zur Fehlersuche und zur Fehlerkorrektur ist es aber gut, wenn Signalleitungen zugänglich sind.
1. Du willst einen geringen Abstand zwischen Signal und Referenzplane haben, so 0.1...0.2mm. Das bedingt, dass der Abstand zwischen den beiden Innenlagen bei Standard-Leiterplattendicke von 1.6mm eben recht groß ist, und damit kann Layer3 Layer2 nicht mehr als Referenz verwenden, weil die Geometrie nicht passt. Bedenke auch, dass der Lagenaufbau immer symmetrisch sein muss. 2. Du kannst auch gegen VCC referenzieren. Um das zu machen, brauchst Du ggf Stitching-Kondensatoren, aber es geht. fchk
MaWin schrieb: > Im Prinzip ist es egal, ob eine Signalleitung durch > Masse oder Plus abgeschirmt wird, beides sind statische Potentiale. Die ja auch (hoffentlich) gut mit Stützkondensatoren gekoppelt sind. > Zum > Messen, zur Fehlersuche und zur Fehlerkorrektur ist es aber gut, wenn > Signalleitungen zugänglich sind. Das wäre für mich das Hauptargument.
Zumal die (meisten) Bauteile zwingend auf Außenlagen montiert sind...
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Hallo Das hängt unter anderem auch mit dem PCB-Aufbau zusammen. TOP Signal 0.36mm/0.12mm INNER1 REF Core 0.71mm/1.2mm INNER 2 Signal 0.36mm/0.12mm BOT REF StandardPoll/StandardPoll mit option Defined Impedance siehe Bilder Der Abstand INNER2(Signal) zu INNER1(REF) ist 0.71mm/1.2mm was viel zu hoch ist. Für impedanz kontrollierte Leiterbahnen soll das Referenz-Plane so "nahe" wie möglich sein. Vielleicht ist dies der Grund warum Signal/REF/VCC/Signal gemacht wird. Auch power-planes können als REF fungieren, wenn sie mit REF gekoppelt sind.(10nF) ich kann aber auch total falsch liegen. mfg Mike
Bei (nur) 4 Lagen bleibt kaum eine andere Möglichkeit als für die Lage 4 die VCC-Lage 3 als Referenz zu wählen - genau genommen wählt das nicht der Layouter, sondern die Physik ist halt so, weil die VCC-Lage direkt darunter liegt. Das funktioniert wenn VCC und GND HF-mässig equivalent sind, was man dadurch erreichen kann, dass man sie mit ausreichend vielen Kondensatoren verbindet. Ein paar Probleme gibt es schon: z.B. wenn man mit dem Signal von L1 auf L4 wechselt, muss auch der Rückstrom von GND auf VCC wechseln (und umgekehrt), d.h. genau da muss ein Verbindungskondensator (10 nF) GND-VCC sitzen. Ich habe auch schon Layouts erstellt, bei denen auf ausdrücklichen Kundenwunsch alle Signale auf Innenlagen geroutet waren und die Aussenlagen mit GND geflutet, d.h. von jedem SMD-Pad geht nur ein kurzer "Stub" zu einem Via und darüber nach innen. Das ist ein irrer Aufwand der wenig bewirkt, ausser die Nerven des Konstruktuers zu beruhigen. Witzigerweise ist es nämlich EMV-mässig ziemlich gleich, ob ein Signal auf L1 über GND auf L2 verläuft oder umgekehrt ein Signal auf L2 unter GND auf L1, aber das sprengt den Rahmen dieses Forums. Georg
Die Außenlagen nimmt man gerne, weil Platinen nie im im ersten Durchgang fehlerfrei sind. Auf den Außenlagen kann man dann Leiterzüge durchkratzen und Drähte ziehen. Bei Fehlern in den Innenlagen hat man eben Pech gehabt und die Platine ist Abfall. Bei hohen Spannungen lege ich die Signale nach innen, damit die Abstände nicht zu groß werden müssen (Kriechstrecke). Man muß dann aber auch einen Layerstack definieren, der genügen Spannungsfestigkeit zwischen den Layern hat.
Peter D. schrieb: > Bei Fehlern in den Innenlagen hat man > eben Pech gehabt und die Platine ist Abfall. Bei der Firma W&G gab es Spezialisten, die anhand der Layout-Unterlagen bestimmt haben, wo genau man ein Loch bohren muss, um diese eine Leiterbahn zu unterbrechen - danach anders verbinden ist ja kein Problem weil jedes Netz auf einer Aussenlage enden muss. Aber der Hauptgrund heute ist dass die SMD-Bauteile sowieso auf den Aussenlagen sind, dazu alle nahen Verbindungen, die sich nicht sinnvoll nach innen verlegen lassen, und bei dicht bestückten SMD-Platinen kann man die BS-Seite i.d.R. garnicht mehr sinnvoll mit GND fluten. Unterbrochene GND-Flächen sind als Bezug für impedanzkontrollierte Leiterbahnen völlig ungeeignet. Und dass nicht angeschlossene Inselflächen bestenfalls egal, meistens aber schädlich sind, wird zwar hier im Forum nicht gern gehört, stimmt aber trotzdem. Sorry dass ich das nochmal erwähne, ist wohl eh vergeblich. Georg
MaWin schrieb: > Plus und Masse nah aneinander, so wirkt die Platine als grosser > Abblockkondensator. Wobei "groß" nur die Dimension betrifft! Denn bei einer Standarddicke des FR4-Kerns von 700µm bei einem Er mit 4,5 und einer Fläche von z.B. 100cm² ergeben sich dann lediglich 570pF. Der Wirkungsbereich dieses "Kondensators" am jeweiligen Abblockpunkt wird dann durch die Induktivität der Leiterfläche wieder abgeschwächt. Allerdings sind dann die verbleibenden paar pF wirklich niederimpedant. Trotzdem sollte diesem "Kondensator" also auf jeden Fall weitere Kondensatoren zur Seite stellen. Georg schrieb: > Ich habe auch schon Layouts erstellt, bei denen auf ausdrücklichen > Kundenwunsch alle Signale auf Innenlagen geroutet waren und die > Aussenlagen mit GND geflutet, d.h. von jedem SMD-Pad geht nur ein kurzer > "Stub" zu einem Via und darüber nach innen. So richtig schön wird das Ganze dann bei Microvias, die die Pads dann gleich auf die nächste Lage durchkontaktieren. Dann besteht die äussere Lage nur aus Pads und einer Kupferfläche drumdrum: https://www.we-online.de/web/de/leiterplatten/produkte_/microvia_hdi_leiterplatten/Einleitung_HDI.php Da sind dann aber meist auch mehr als 8 Lagen im Spiel, denn die äusseren Lagen sind ja nur zur mechanischen Befestigung der Bauteile.
Sorry, tatsächlich übersehen dass es einen Bereich Platinen gibt... Wie macht ihr das dann mit einem Versorgungslayer, wenn alle ICs 3,3V und 1,8V brauchen und manche noch 3.3V und 1,8V analog und nochmal andere zusätzlich noch 1,2V digital und analog? Für welche entscheidet ihr euch, einfach nach Mehrheitsprinzip?
Stefan . schrieb: > Wie macht ihr das dann mit einem Versorgungslayer, wenn alle ICs 3,3V > und 1,8V brauchen und manche noch 3.3V und 1,8V analog und nochmal > andere zusätzlich noch 1,2V digital und analog? Für welche entscheidet > ihr euch, einfach nach Mehrheitsprinzip? Das kommt, wie immer, darauf an. Wenn möglich würde ich auf einer Lage nebeneinander 3,3V und 1,8V Flächen vorsehen. Wenn ein oder mehrere Bausteine beide Versorgungen benötigen, beide unbedingt niederimpedant zugeführt werden sollen und die Versorgungspins so angeordnet sind, dass sich die Flächen überlappen müssen, dann kann es auch schon einmal sein, dass 4 Lagen einfach nicht reichen.
@Stefan Am wichtigsten ist, dass unter jeder Leiterbahn mit einer schnellen Schaltflanke eine Referenzfläche ist. Diese Referenzfläche darf dann an keiner Stelle (gemeint ist unter der Leiterbahn) unterbrochen sein. Wenn die Lage mit einem Via gewechselt wird, gehört in die Nachbarschaft ein zweites Via für den Wechsel der Referenzfläche. Die Referenzfläche ist immer die Fläche, die geometrisch am nächsten ist. Wenn du vier Versorgungsspannungen hast, wird das bei 4 Layern vielleicht schwierig. Mit 6 Layern hast du es leichter ;-). Bei vier Layern hast du dann eben keine großen Flächen mehr für die Versorgunsspannungen und die Abblockkondensatoren müssen ausreichen.
Frank K. schrieb: > 1. Du willst einen geringen Abstand zwischen Signal und Referenzplane > haben, so 0.1...0.2mm. Nö...wenn überhaupt, dann willst du, daß deine Leiterbahn eine definierte Wellenimpedanz hat. Ein möglichst geringer Abstand ist nicht zwingend gut, weil Fertigungstoleranzen (sowohl im Abstand als auch in der Leiterbahnbreite) größere Fehler in der Impedanzberechnung machen. Wirklich gut ist das nur, wenn um Übersprechen benachbarter Leitungen zu reduzieren, aber das Problem hat man ja längst nicht immer. Und warum muß eine Leiterkarte exakt 1,6mm dick sein? Nur weil das meistbenutzte Kernmaterial für zweilagige diese Dicke hat? Ansonsten: Du solltest einen symmetrischen Lagenaufbau haben, damit sich die Platine beim Löten nicht verbiegt. Wenn ich mehrere Versorgungsspannungen auf einer Versorgungslage habe, dann wird die Versorgungslage geteilt. Normalerweise braucht nicht jeder IC alle Spannungen (und manchmal will man die gleiche Spannung trotzdem mehrmals haben), meistens läßt sich irgendwie eine Platzierung finden das jeder IC bekommen kann was er braucht. Bei vierlagigen Platinen bietet es sich einfach an, die Versorgungslagen in die Mitte zu legen, da man diese als Abblockkondensator mitverwenden kann. Die Lagenkapazität ist noch für recht hohe Frequenzbereiche wirksam, das ergänzt sich sehr gut mit Kondensatoren. Bei Platinen mit mehr als vier Lagen kann aber auch ein anderer Aufbau vorteilhafter sein, so habe ich z.B. mal eine sechslagige Platine gebaut, auf der Lage 2 und 5 die Versorgungslagen waren.
Stefan . schrieb: > Aber wenn das oberste Layer voll ist, muss ich mit dem Signal auf die > Unterseite, und dort ist die Bezugmassefläche ja nicht vorhanden. Wäre > dann der logischere Aufbau nicht Signal-Masse-Signal-Versorgung, mit > entsprechenden Ausschnitten in der Versorgungsfläche bei schnellen > Signalen (bspw HDMI, DisplayPort) so dass diese auf Layer3 nicht im > "Sandwich" liegen? Die Referenzlage für eine Leitung auf der Unterseite ist bei Signal-GND-PWR-Signal IMMER die Versorgungslage. Dass kann man gar nicht verhindern, da ein Signal immer den Weg der niedrigsten Impedanz nimmt. Probleme entstehen möglicherweise erst dann, wenn das Signal die Referenzlage wechselt, was in diesem Fall ja zwangsläufig irgendwann passieren muss. Da es keinen DC-Pfad gibt muss sich das Signal einen kapazitiven Weg suchen und es nimmt sich dabei so viel Kapazität - also Fläche - wie es braucht. Das kann Probleme machen (EMV und/oder Signalintegrität), muss es aber nicht, wenn z. B. die Stützkondensatoren den Referenzlagenwechsel übernehmen können. Es kommt eben immer auf das jeweilige Design an. Ganz viele Designs funktionieren bestimmt auch mit Signal-GND-PWR-Signal und Eurocircuits-Standard-Schichtdicken. Einen perfekten 4-Lagenaufbau gibt es halt nicht, da bei bei 4 Lagen immer nur eine Untermenge von den Anforderungen an einen "perfekten" Lagenaufbau erfüllt werden kann. Man muss sich halt die passende Untermenge an Anforderungen für das jeweilige Design aussuchen. Benötigt man zum Beispiel zwei Signallagen, die beide eine sauber definierte Referenzlage haben (vielleicht sogar mit definierter Impedanz), bietet sich zum Beispiel Signal-GND-GND-Signal an (mit gefluteter Versorgung auf den Außenlagen und Return-Vias für Lagenwechsel, dünnen Prepregs und dickem Core). Signal-GND-Signal-PWR bietet zwar einen halbwegs sauberen Rückstrom-Pfad für die Signale. Aber je nach Core-Dicke, ist die Referenzlage des inneren Signals gar nicht GND, sondern wird von PWR dominiert. Und empfindliche Signale will man im Raum zwischen GND und PWR eigentlich auch nicht haben. Und auch aus Versorgungsgesichtspunkten, will man möglichst wenig Raum zwischen GND und PWR haben. Außerdem tendiert dieser Lagenaufbau zu Asymmetrie bei der Kupferverteilung. Ich kann mir nicht vorstellen, dass dieser Aufbau in irgendeinem Design die optimale 4-Lagen-Lösung darstellt.
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Seh ich das richtig, dass ihr beim Lagenwechsel von top auf bot im Aufbau top-gnd-pwr-bot an der Wechselstelle Kondensatoren setzt, wenn ich bspw mit LVDS von top auf bot gehen muss weil mir der Platz ausgeht? Kann mich nicht erinnern sowas mal gesehen zu haben...
Stefan . schrieb: > Seh ich das richtig, dass ihr beim Lagenwechsel von top auf bot im > Aufbau top-gnd-pwr-bot an der Wechselstelle Kondensatoren setzt, wenn > ich bspw mit LVDS von top auf bot gehen muss weil mir der Platz ausgeht? > Kann mich nicht erinnern sowas mal gesehen zu haben... Kann man machen, um - bis zu bestimmten Frequenzen - einen Rückstrompfad zu bieten. Oft reichen aber auch die Kondensatoren, die eh schon irgendwo in der Nähe vorhanden sind. Oder es ist schlicht egal, weil das Design eh keinen EMV-Test bestehen muss ;)
EMV-Test ist tatsächlich nicht wichtig. Aber eine Funktion wäre schon von Vorteil, ohne irgendwelches Gemüse an Bildfehlern :)
Stefan . schrieb: > Seh ich das richtig, dass ihr beim Lagenwechsel von top auf bot im > Aufbau top-gnd-pwr-bot an der Wechselstelle Kondensatoren setzt, wenn > ich bspw mit LVDS von top auf bot gehen muss weil mir der Platz ausgeht? > Kann mich nicht erinnern sowas mal gesehen zu haben... Nö.
Georg schrieb: > Und dass nicht angeschlossene Inselflächen bestenfalls egal, meistens > aber schädlich sind, wird zwar hier im Forum nicht gern gehört, stimmt > aber trotzdem. Woher nimmst du diese Aussage? Selbstverständlich hat Fluten mit GND (für das elektrische Verhalten¹) nur Sinn, wenn das sich ergebende Gebilde trotzdem noch flächig wird. Irgendwelche Inseln müssen also so weit mit jeweils mindestens zwei Vias (mehr sind besser) angeschlossen werden, dass sie Teil einer solchen großen Fläche werden (bzw. mehrerer verbundener Flächen). ¹) Hinsichtlich der Platinenfertigung ist eine gleichmäßige Kupferverteilung natürlich immer sinnvoll. Wenn auf der Platine also eh nur Gleichstrom fließt, dann kann man ruhig auch Inseln stehen lassen.
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