Paar fragen zu PCIe Gen 2

[diff (Gast)]

Hallo,
Ich habe zwei Fragen zu PCIe ab Generation 2, welche auf dem Raspberry 
PI4 vorhanden ist.

1. Jedes PCIe device beherrscht das feature "lane polarity inversion"?
 -> folglich kann ich host.Rx+ and das device.Tx.d- anschliesen und 
host.Rx- and das device.Tx.d+

2. Dürfen innerhalb eines Ports die Längen der paare von Rx, Tx und Clk 
unterschiedlich sein?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

diff schrieb:
> 2. Dürfen innerhalb eines Ports die Längen der paare von Rx, Tx und Clk
> unterschiedlich sein?
Ja, weil die nichts direkt miteinander zu tun haben und jede Lane ihren 
Takt "mitbringt".
https://www.google.com/search?q=pcie+rx+tx+clk+length+matching

> 1. Jedes PCIe device beherrscht das feature "lane polarity inversion"?
>  -> folglich kann ich host.Rx+ and das device.Tx.d- anschliesen und
> host.Rx- and das device.Tx.d+
Ja, weil die Codierung der Daten nicht im eigentlichen Pegel sondern in 
der Zeit zwischen Flankenwechseln steckt. Deshalb kann man ja auch 
einfach Kondensatoren in die Leitungen einfügen.

[diff (Gast)]

Danke dir..


>>Ja, weil die Codierung der Daten nicht im eigentlichen Pegel sondern in
>>der Zeit zwischen Flankenwechseln steckt. Deshalb kann man ja auch
>>einfach Kondensatoren in die Leitungen einfügen.
Wie schaut es da mit der CLKREF aus?  Wird das "lane polary inversion" 
beim CLKREF auch verwendet?

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

diff schrieb:
> Wie schaut es da mit der CLKREF aus?  Wird das "lane polary inversion"
> beim CLKREF auch verwendet?

Da der Referenztakt ohnehin symmetrisch ist, weist er überhaupt keine 
Polarität auf und darf daher natürlich auch "verpolt" angeschlossen 
werden. Der Referenztakt wird bei PCIe auch nicht direkt für die 
Abtastung der Datenleitungen verwendet, sondern dient jeweils nur als 
Zeitbasis für eine sehr viel höherfrequenter laufende PLL.

[pcie (Gast)]

Ich benutze den Thread gleich mal weiter:
Wozu wird des CLKREQ Signal benötigt. Ist das beim PCIe ein optionales 
Signal?

Beim Referenzdesign zum PCIe switch PI7C9X2G404SV werden die CLKREQ pins 
nicht verdrahtet.

[fchk (Gast)]

Funktioniert Google nicht?

https://bfy.tw/T3wS

fchk