Wie kritisch ist Crosstalk zwischen Bussen bei 3.3V und 0.5ns rise time zu betrachten? Was darf der maximale Crosstalk sein? Ich möchte einen 16 Bit parallelen ADC mit 50MHz auslesen.
Die Frage ist eher kann ich bei solchen Bussystemen eine Leiterbahn mit 0,15mm breite in 0,2mm Abstand zur nächsten legen?
Gustav G. schrieb: > Die Frage ist eher kann ich bei solchen Bussystemen eine Leiterbahn mit > 0,15mm breite in 0,2mm Abstand zur nächsten legen? Schau doch in die Appnotes und in die PCB layout Guidelines. Und mit diesen Angeben kann man deine Frage nicht sicher beantworten, es es auch eine Frage ist, welches dielektrikum benutzt wird und ob die Buskanal durch GND-Layer oben und unten geschirmt ist. Viellciht schaust du die mal den Unterschied zwischen ATA-40 und Ata-80 um dich mittels eines einfachen und 'anfassbaren' beispiel an die problematik heranzuarbeiten. https://en.wikipedia.org/wiki/Parallel_ATA#80-conductor_variant
Der noetige Abstand richtet sich erst mal nach der Dicke der Leiterplatte, resp des Layers. Ich nehme an du arbeitet einer 4 Lagigen 1.5mm ? oder einer 2 Lagigen 0.8mm ? Dazu gibt es Tools. Welche Leiterbreite fuer welche Impedanz, welche Kopplung fuer welchen Abstand.
Ich habe 4 lagen wobei die außenlagen 0.36mm Abstand haben. Am Steckverbinder habe ich immer das Schema GSSG... Am fpc kabel mit 0.5mm pitch.
Gustav G. schrieb: > Wie kritisch ist Crosstalk zwischen Bussen bei 3.3V und 0.5ns rise > time > zu betrachten? Was darf der maximale Crosstalk sein? Ich möchte einen 16 > Bit parallelen ADC mit 50MHz auslesen. Warum ist die rise-time denn so klein? Generell solltest du die Flankensteilheit begrenzen. Auch aus EMV-Gründen. Du könntest beispielsweise den Ausgangsstrom durch Serienwiderstände begrenzen. Das ist in jedem Fall zu empfehlen. Generell gilt: So steil wie nötig, so flach wie möglich. Oder hast du da gigabit Leitungen auf der PCB? lg
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Jonny O. schrieb: > Gustav G. schrieb: >> Wie kritisch ist Crosstalk zwischen Bussen bei 3.3V und 0.5ns rise >> time >> zu betrachten? Was darf der maximale Crosstalk sein? Ich möchte einen 16 >> Bit parallelen ADC mit 50MHz auslesen. > > Warum ist die rise-time denn so klein? Generell solltest du die > Flankensteilheit begrenzen. Auch aus EMV-Gründen. Du könntest > beispielsweise den Ausgangsstrom durch Serienwiderstände begrenzen. Das > ist in jedem Fall zu empfehlen. Generell gilt: So steil wie nötig, so > flach wie möglich. > > Oder hast du da gigabit Leitungen auf der PCB? > > lg Nein es geht sich um Taktraten von 50MHz bis 100MHz. Serienwiderstände auf jeden Fall vorgesehen.
Gustav G. schrieb: > Jonny O. schrieb: >> Gustav G. schrieb: >>> Wie kritisch ist Crosstalk zwischen Bussen bei 3.3V und 0.5ns rise >>> time >>> zu betrachten? Was darf der maximale Crosstalk sein? Ich möchte einen 16 >>> Bit parallelen ADC mit 50MHz auslesen. >> >> Warum ist die rise-time denn so klein? Generell solltest du die >> Flankensteilheit begrenzen. Auch aus EMV-Gründen. Du könntest >> beispielsweise den Ausgangsstrom durch Serienwiderstände begrenzen. Das >> ist in jedem Fall zu empfehlen. Generell gilt: So steil wie nötig, so >> flach wie möglich. >> >> Oder hast du da gigabit Leitungen auf der PCB? >> >> lg > > Nein es geht sich um Taktraten von 50MHz bis 100MHz. Serienwiderstände > auf jeden Fall vorgesehen. Ah - das ist auf jeden Fall schon einmal sehr gut. Bezüglich Leitungen: Welche Leitungen laufen parallel? Meinst du die Datenleitungen eines ADCs? Wenn ja, ist Crosstalk nicht so kritisch, weil sich alle Signale dieser Leitungen taktsynchron ändern und mehr oder weniger zeitgleich abgetastet werden. Eher problematisch ist es, wenn Leitungen unterschiedlicher Taktdomänen parallel zueinander laufen. Dann kann es passieren, dass der Zustand einer Leitung grade dann abgefragt wird, wenn grade die Flanke eines übersprechenden Signals aktiv wird. In diesen Fällen gilt: Leitungen nicht parallel führen, sondern ortogonal zueinander routen (kreuzen). Die Clk Leitungen mit einem extra Abstand routen.
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Es laufen die 14 Bit Datenleitungen des ADC parallel. Dann noch eine Clockleitung und eine Busy Leitung. Clock und Busy sind etwas weiter voneinander entfernt gelegt und im FPC Kabel mit einer Masseleitung getrennt.
Gustav G. schrieb: > Es laufen die 14 Bit Datenleitungen des ADC parallel. Dann noch > eine > Clockleitung und eine Busy Leitung. Clock und Busy sind etwas weiter > voneinander entfernt gelegt und im FPC Kabel mit einer Masseleitung > getrennt. Dann sollte das schon passen.
Gustav G. schrieb: > Ich habe 4 lagen wobei die außenlagen 0.36mm Abstand haben. Anaonsten Layer 1 Ground, Layer 2 Nebeneinander Signalleitungen und immer dazwischen Ground. Layer 3 wieder Ground.
Ein paar Grundregeln, um Probleme durch Crosstalk zu vermeiden:
- Signalflanken nur so steil wie nötig.
- Flächig ausgeführte Rückleiter für alle Signale.
- Abstand zwischen den Signalen erhöhen. Faustformel (!) für
50-Ohm-Leitungen: Abstand = 2x Leiterbahnbreite).
- Signale in Innenlagen routen.
- Wellenwiderstand der Signalleitungen verringern, z. B. die Signale
näher an ihre Referenzlage bringen.
Wenn man auf 4 Lagen beschränkt ist, wäre z. B. die Lagenbelegung
GND-Sig/PWR-Sig/PWR-GND ein guter "Anti-Crosstalk-Stackup": Jede
Signallage hat eine flächige Referenzlage und weil die Signalleitungen
von einem nahezu gleichförmigen Dielektrikum umgeben sind ("Stripline"),
gibt es kaum "Far-End" Crosstalk.
Jonny O. schrieb: > Warum ist die rise-time denn so klein? Generell solltest du die > Flankensteilheit begrenzen. Wenn das vom ADC kommt, wird er Probleme haben, das zu limitieren, oder du musst am Bus rumfummeln und zusätzliche kapazitive Last erzeugen.
HF-Techniker schrieb: > Jonny O. schrieb: >> Warum ist die rise-time denn so klein? Generell solltest du die >> Flankensteilheit begrenzen. > > Wenn das vom ADC kommt, wird er Probleme haben, das zu limitieren, oder > du musst am Bus rumfummeln und zusätzliche kapazitive Last erzeugen. Kann ich nicht auf ADC Seite Serienwiderstände vorsehen?
Gustav G. schrieb: > HF-Techniker schrieb: >> Jonny O. schrieb: >>> Warum ist die rise-time denn so klein? Generell solltest du die >>> Flankensteilheit begrenzen. >> >> Wenn das vom ADC kommt, wird er Probleme haben, das zu limitieren, oder >> du musst am Bus rumfummeln und zusätzliche kapazitive Last erzeugen. > > Kann ich nicht auf ADC Seite Serienwiderstände vorsehen? Ja - wird häufig so gemacht. Teilweise wird das sogar empfohlen.
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