Es gibt ja diverse dieser einfachen Netzwerkanalysatoren, die nur einen Empfänger haben und dann abwechselnd hinlaufende und reflektierte Welle an einem Port messen. Meine Frage ist nur wie das möglich ist und daraus wieder eine Phaseninformation gewonnen werden kann. Intern sind dann Umschalter drin. Allerdings ist nach meinem Verständnis die Phaseninformation nur gültig wenn man eben gleichzeitig aufnimmt. Das würde doch nur funktionieren, wenn die Umschaltzeit immer exakt gleich bleibt und man das garantieren muss also nicht in Software gelöst werden kann. Kann mir dazu mal jemand Hilfestellung geben?
Alexander S. schrieb: > Das würde doch nur funktionieren, wenn die Umschaltzeit immer exakt > gleich bleibt Der NA macht ja auch TX selber. Daher kennt der die Phaseninformation bzw. kann sie in Relation zum TX-Signal rekonstruieren. Darüberhinaus wird die Stelle, an der gerade nicht gemessen wird, terminiert. mfg mf
Abdul K. schrieb: > Der hat zwei synchrone Empfänger und einen Hybrid drin. Die neueren NanoVNA haben einen Empfänger, aber eine synchronsisierte Taktaufbereitung drin. Blockschaltbild.
Abdul K. schrieb: > Der hat zwei synchrone Empfänger und einen Hybrid drin. In dem VNA (https://hforsten.com/improved-homemade-vna.html) sehe ich zum Beispiel nur einen Empfänger. Die Phaseninformation von Transmitter hat man doch nicht, wenn man mit einem ADC abtastet.
Solange du alles aus einer (!) Taktreferenz ableitest sollte es phasenstarr gekoppelt sein, oder?
swl schrieb: > Die neueren NanoVNA haben einen Empfänger, aber eine synchronsisierte > Taktaufbereitung drin. > > Blockschaltbild. Aber wie man sieht nur eine Messbrücke, was ja wieder heißt, dass man die Referenz nicht gleichzeitig mitmessen kann. Woher kommt dann die Phaseninformation wenn das Schalter umschalten die Software im Prozessor macht, der belibig ungenaues timing hat?
Alexander S. schrieb: > In dem VNA (https://hforsten.com/improved-homemade-vna.html) sehe ich > zum Beispiel nur einen Empfänger. Die Phaseninformation von Transmitter > hat man doch nicht, wenn man mit einem ADC abtastet. Die Lösung steht im Text und ist so, wie ich oben vermutete: gemeinsame Taktreferenz von PLL und ADC ist zwingend erforderlich. Dann sind die phasenstarr gekoppelt. "FPGA could use separate clock, but PLL reference clock and ADC sampling clock need to be synchronized."
Simulant schrieb: > Die Lösung steht im Text und ist so, wie ich oben vermutete: gemeinsame > Taktreferenz von PLL und ADC ist zwingend erforderlich. Dann sind die > phasenstarr gekoppelt. Ok mal angenommen man baut da zwei Empfängerpfade ein. Einen für TX und einen für RX dann muss doch die ADC Clock nicht die gleiche Referenz haben, sondern beide ADCs müsen die gleiche Referenz haben? Ich nehme ja dann beide Wellen auf, die phasenstarr sind.
Alexander S. schrieb: > Es gibt ja diverse dieser einfachen Netzwerkanalysatoren,... Also das Prinzip ist eigentlich immer das Gleiche: Man hat einen Erreger und einen Empfänger und man kann immer 3 Dinge daraus ersehen: 1. Größe der Erregung 2. Größe der Reaktion des Prüflings 3. Phasenwinkel zwischen 1. und 2. Das reicht. W.S.
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