Wir haben eine komplexere Regellung in Betrieb, die mit dem bisherigen Controller an die Grenzen kommt. Ich wurde insofern aufgeklärt, daß das mit FPGAs teils besser in Hardware als konfigurierbarer Block zu handhaben sei. Allerdings ist ein Prozessorkern unabdingbar. Frage: Lohnt sich das eher als frei konfigurierbare Lösung oder nimmt man besser einen Chip mit hartem Kern? Und lässt sich letzteres noch simulieren um korrekte Abarbeitung nachzuweisen? nehme gerne Tips und Hinweise entgegen. Klaus
ein Soft-IP ist eine gute Wahl, wenn die FSM immer komplizierter wird und diese auch nicht wirklich zeitkritisch ist. Irgendwann will man die funktionierende FSM nicht mehr anfassen. Meist lohnt sich ein Soft-IP für diverse Initialisierungsaufgaben oder als Dirigent zwischen mehreren Controllern. Ein freeRTOS kann sich dabei schon lohnen, falls dein Code größere als ein "main.c" Programm ist. Schnellere (harte) Bausteine wie der Zynq sind beachtenswert, wenn Stichwörtern fallen wie: Datenverarbeitung, DRAM, GUI, Ethernet, Linux. Genauer kann ich es dir vielleicht sagen, wenn deine Frage genauer wird. Natürlich lässt sich alles auch ohne Soft-Core realisieren (der Übergang ist fließend), aber ich empfehle es ab einer gewissen Größe nicht mehr.
Kleguan schrieb: > Frage: Lohnt sich das eher als frei > konfigurierbare Lösung oder nimmt man besser einen Chip mit hartem Kern? Das hängt m.E. von der benötigten Rechenleistung ab. Ein Softcore kommt z.B. bei Ethernet in Software so langsam an seine Grenzen. Andererseits ist man mit einem Softcore wesentlich flexibler... > Und lässt sich letzteres noch simulieren um korrekte Abarbeitung > nachzuweisen? Wenn der Hersteller ein Modell mitliefert, dann ja. Ansonsten beim erwähnten Zynq kann bzw. muss man die Zugriffe mit einem BFM (Bus functional model) nachbilden. Duke
Kleguan schrieb: > Wir haben eine komplexere Regellung in Betrieb, die mit dem bisherigen > Controller an die Grenzen kommt. Wo liegt das Problem das mittels bisherigen (welchen?) Controller nicht geloest werden kann ? Muessen wir denken richtung : * Es gibt zu wenig Specher * Es gibt zu wenig Geschwindigkeit * Es gibt zu wenig moeglichkeiten um Fourier transforms zu berechnen * Es gibt zu wenig Analoge resources (ADC,DAC) im Controller * Es gibt zu wenig digitale resources (I2C, SPI, Ethernet...) im Controller * Es wird zuviel power benutzt * Das volume die meinen Controller benutzt ist zu grosz usw Erzahl mal um welche art von Reglung es geht Vielleicht kann die Regellung mit ein anderes Model gemacht werden ? Patrick aus die Niederlande
mannomann schrieb: > Wer seine Statemachines im FPGA nicht im Griff hat, kommt erst recht > nicht mit Software klar. Also du hast sicher noch nie einen FPGA angefasst.
Das ist ein hier haeufig wiederkehrendes Thema.. Simulation von Zynq mit zyklengenauer Hardware ist nach meinem Stand eine sehr teure Geschichte (> 50 kUSD mit Cadence-Tools), oder man strickt es sich selber, ohne gemachtes Nest aehnlich aufwendig. Dagegen gibt es fertige Cores wie RISC-V die sich mit vernuenftiger Geschwindigkeit (ebenso zyklengenau) als kompletter SoC mit OpenSource-Tools in einer Docker-VM simulieren lassen. Hat uns bei der Entwicklung und Verifizierung unter Aspekten der Ausfallssicherheit sehr vorangebracht. Man muss sich aber vorneweg fuer entweder die VHDL- oder Verilog-Loesung entscheiden, mixed language simulation ist wieder sehr muehsam und nur kommerziell zu stemmen.
Kleguan schrieb: > eine komplexere Regellung in Betrieb, die mit dem bisherigen Controller > an die Grenzen kommt. Was ist denn der bisherige Controller? Und welche Wissensbasis, welches Knowhow habt ihr? Software oder Hardware? Kleguan schrieb: > nehme gerne Tips und Hinweise entgegen. "Nach Diktat verreist" ist ein unschöner Start für einen Thread...
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