Hi, wie handhaben das die Platinenhersteller, wenn ich zwei BE mit einem Pin genau übereinanderlege und noch ein größeres Via darüberlege? ich denke, sie orientieren sich am Via. Unabhängig davon hab ich zwei neue Devices gezeichnet und auf das Via verzichtet. Ich weiß, das das Pfusch ist, aber ich hab keinen Platz mehr. Danke und Grüße
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Den Fertiger interessieren nur die exportierten "vektorgrafiken" Solange da keine Margins verletzt werden oder lagen fehlen, habe ich noch nie rückfragen erlebt.
Bau einen oder beide Widerstände hochkant (stehend) ein. Wer überlappende Bohrungen ablirefert, frisst auch kleine Kinder.
Ich sehe keine Lötaugen (bl,rt). Grüne Augen sind die Freistellungen der Lötstopmaske? Die beiden Widerstände aufzustellen um Platz zu sparen ist gute Idee. Sollte bei den Nasen der ICs nicht Pin 1 sein? Welches Kayoutprogramm wurde verwendet?
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Bauform B. schrieb: > Bau einen oder beide Widerstände hochkant (stehend) ein. Wer > überlappende Bohrungen ablirefert, frisst auch kleine Kinder. Dashalb hab ich auch keine (mehr ;-)) und kann mich abendfüllend damit beschäftigen ...
JLCPCB-Nutzer schrieb: > aber ich hab keinen Platz mehr. Du möchtest 2 Drahte durch ein grosses Loch fummeln ? Vergiss es. Wenn daneben ein TO99 steht, kann ein Widerstand auch stehen. Ich setze manchmal 2 Widerstände auf ein gemeinsames Loch, wenn das eine Alternativbestückung ist, R1 oder R1' Dann kommt keiner auf die Idee, beide einzusetzen.
Gerald K. schrieb: > Sollte bei den Nasen der ICs nicht Pin 1 sein? Pin 8 bei Nase passt bei TO99 Geäuse!
Da ist aber noch mächtig Potential zum Verbessern drin. Durchkontaktierungen neben Lötaugen, Verteilung der Leiterbahnen auf die Ebenen ist auch nicht optimal.
Gerald K. schrieb: > Gerald K. schrieb: >> Sollte bei den Nasen der ICs nicht Pin 1 sein? > > Pin 8 bei Nase passt bei TO99 Geäuse! Auch bei TO100. Ich nöchte die Widerstände eben nicht hinstellen. Gedacht hatte ich schon daran. Danke und Grüße
Bauform B. schrieb: > Bau einen oder beide Widerstände hochkant (stehend) ein. Wer > überlappende Bohrungen ablirefert, frisst auch kleine Kinder. Muß er gar nicht, einfach den unteren Widerstand weiter nach unten. Die dicke Leitung und die darüberliegende Leitung kann man auch anders verlegen. Die unter der dicken Leitung liegende dünne rote Leitung kann auch anders gezogen werden, indem man das rechte Via weiter nach rechts schiebt und zwar bis dahin wo die blaue den Knick nach unten macht. Das umgedrehte dicke T (rechts) kann man auf die andere Seite wandern lassen. Da wird dann genug Platz um die Leitungen anders zu verlegen, so daß man den Anschluß des Widerstandes weiter nach unten bekommt. Auf der Platine ist jedenfalls genug Platz, das man auf solchen Pfusch verzichten kann.
Layout schrieb: > Da ist aber noch mächtig Potential zum Verbessern drin. > > Durchkontaktierungen neben Lötaugen, Verteilung der Leiterbahnen auf die > Ebenen ist auch nicht optimal. Kannst das auch konkret sagen?
Zeno schrieb: > Muß er gar nicht, einfach den unteren Widerstand weiter nach unten Gute Idee! Den Knick der dicken roten Leitung in die andere Richtung. Unteres Lötauge des nach unten verschobenen unteren Widerstandes unterhalb der dicken roten Leitung.
JLCPCB-Nutzer schrieb: > wie handhaben das die Platinenhersteller, wenn ich zwei BE mit einem Pin > genau übereinanderlege und noch ein größeres Via darüberlege? Das ist PFUSCH und zwingt den LP-Hersteller, zwei der drei Bohrungen aus dem Bohrprogramm zu entfernen, wenn er keinen Bohrerbruch haben will. Also manuelle Nacharbeit an deinem Epos. Mich würde es nicht wundern, wenn genau deshalb der Fertiger dir einen höheren Preis berechnen würde. JLCPCB-Nutzer schrieb: > Kannst das auch konkret sagen? Hat er doch, du hast es selber zitiert. W.S.
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Konkreter sagen geht nicht, links, rechts, oben, unten sind zu ungenaue Angaben. Schau dir mal die Skizze an. Auf den paar qcm soviele Möglichkeiten. Wie mags erst beim ganzen Layout aussehen? Widerstände nicht senkrecht stellen hat welchen vernünftigen Grund?
Layout schrieb: > Widerstände nicht senkrecht stellen hat welchen vernünftigen Grund? Mechanisch instabiler als liegend. Er muß es auch nicht tun, da er genug Platz hat. Wenn man den Rest der Platine sehen würde, gäbe es bestimmt noch viel mehr zu optimieren.
W.S. schrieb: > Das ist PFUSCH und zwingt den LP-Hersteller, zwei der drei Bohrungen > aus dem Bohrprogramm zu entfernen, wenn er keinen Bohrerbruch haben > will. Also manuelle Nacharbeit an deinem Epos. Dazu braucht man einen Gerber-Editor, der auch Bohrprogramme lesen und mehrfarbig darstellen kann, trotzdem ist das nicht nur aufwendig sondern stark fehleranfällig. Also Finger weg von sowas und gleich richtig machen. In jedem ernstzunehmenden CAD-System gibt es auch saubere Lösungen. Georg
Georg schrieb: > In jedem ernstzunehmenden CAD-System gibt es auch saubere > Lösungen. Das Problem sitzt aber VOR der Tastatur . . .
Layout schrieb: > Auf den paar qcm soviele Möglichkeiten. Wie mags erst beim ganzen Layout > aussehen? Sagt ein Gast. Ich werde es so tun, wie ich es mir eingebildet hab, dazu muss ich noch zwei Devices editieren, wenn das dann durch den DRC geht, ist das o.k. Keiner kennt die Schaltung, keiner das restliche Layout. Keiner hat irgendwelche Ahnung von meinen Restriktionen, aber es werden "Verbesserungsvorschläge" gemacht, nach denen nicht gefragt wurde. 5 Layouter, gleiche Schaltung, gleiche Platinenmaße, gleiche Position der Steckverbinder. Vermutlich zerfleischen sie sich, wenn man sie zusammensperrt. Das es Pfusch ist, hatte ich im ersten Post bereits gesagt. Und gefragt, ob ein grosses Via andere überschreibt. Lediglich frickelfreak antwortete auf meine Frage passgenau und nachvollziehbar.
Falk B. schrieb: > Das Problem sitzt aber VOR der Tastatur . . . Jep. Und ist so verbohrt in seinen Gedankengängen, daß er nur seinen Pfusch bestätigt haben möchte und alle guten Vorschläge, es besser zu machen, rundweg ablehnt. Wieder einmal der "Bade mich, aber mach mich nicht naß!"-Effekt.
Platine schrieb: > Sagt ein Gast. LOL! Und du hast angemeldet geschrieben? :D Das ist Realsatire. Ich hol' mir dann mal Popcorn ...
Das ist in der Tat Pfusch. Was dann bei der Produktion passiert, kommt halt dann auf den Leiterplattenhersteller an. Vielleicht läuft das mehr oder weniger stumpf durch oder vielleicht schlägt irgendeine Plausibilitätsüberprüfung an und der Auftrag wird auf Rückfrage gestellt. Schlimmstenfalls werden die Daten anders interpretiert als du es haben willst. Wenn sich solche Stunts nicht vermeiden lassen, sollte man dem Leiterplattenhersteller aber auf jeden Fall an geeigneter Stelle (z. B. Fabrication Drawing) möglichst präzise erklären was hier Sache ist und was man haben will. Dann sollte bei den meisten Herstellern eigentlich nicht viel schief gehen.
Thosch schrieb: > Platine schrieb: >> Sagt ein Gast. > > LOL! > Und du hast angemeldet geschrieben? :D > > Das ist Realsatire. > Ich hol' mir dann mal Popcorn ... Kannste stecken lassen. Ein Klick, und ich wäre angemeldet. Würde an den Antworten nichts ändern. Ist und bleibt ein Pöbelforum. Falk B. schrieb: > Das Problem sitzt aber VOR der Tastatur . . . Falk bekommt auch gegebenenfalls einen heftigen Schlag aus einer AAA ... Jep. Und ist so verbohrt in seinen Gedankengängen, daß er nur seinen Pfusch bestätigt haben möchte und alle guten Vorschläge, es besser zu machen, rundweg ablehnt. Du hast nichts, aber auch wirklich nichts gelesen oder verstanden!
Georg schrieb: > Dazu braucht man einen Gerber-Editor, der auch Bohrprogramme lesen und > mehrfarbig darstellen kann, Gerber?? Ach nö, das liegt zumeist im Sieb&Meyer-Format oder Excellon vor und hat mit Gerber nix zu tun. W.S.
Du hast noch Drill vergessen! Natürlich können Gerber-Editoren Bohrdaten einlesen.
W.S. schrieb: > Gerber?? > Ach nö, Was sonst kann Drill-Daten lesen und anzeigen? Sag doch welches Programm das kann, das du kennst und das kein Gerber-Viewer ist. Hast du so einen Viewer überhaupt schon mal aus der Nähe gesehen? Georg
Platine schrieb: > Sagt ein Gast. Bist selber Gast, also mal den Ball flach halten. Platine schrieb: > Ich werde es so tun, wie ich es mir eingebildet hab, dazu muss ich noch > zwei Devices editieren, wenn das dann durch den DRC geht, ist das o.k. Und dazu noch beratungsresident. Du bist schlichtweg ein Pfuscher. Warum fragst Du überhaupt, wenn Du nicht bereit bist Hilfe anzunehmen. Platine schrieb: > Keiner kennt die Schaltung, keiner das restliche Layout. Keiner hat > irgendwelche Ahnung von meinen Restriktionen, aber es werden > "Verbesserungsvorschläge" gemacht, nach denen nicht gefragt wurde. Dein restliches Layout wird nicht besser sein. Allein der Ausschnitt beweist, das Du unfähig bist.
Platine schrieb: > Ist und bleibt ein Pöbelforum. Hier pöbelt momentan nur einer und das bist Du. Zu blöd ein PCB zu designen aber hier rum mosern. Auf solhe Taugenichtse haben wir gewartzet.
Zeno schrieb: > Platine schrieb: >> Ist und bleibt ein Pöbelforum. > Hier pöbelt momentan nur einer und das bist Du. Zu blöd ein PCB zu > designen aber hier rum mosern. Auf solhe Taugenichtse haben wir > gewartzet. Und zu blöd, sich seinen Namen zu merken, mit dem er sich ursprünglich gemeldet hatte: JLCPCB-Nutzer schrieb: Aber ich glaube, hier will nur jemand seinen Frust ablassen.
Witzbolde ... Die Gerbers sind in China Aktuell "Data Preparation", d.h., das Audit ist durch. Und eben eine Mail: "Those orders that read "Approved" will be in production soon." Von mir aus könnt ihr weiter rumlabern ...
Die chinesischen Prototypen-Hersteller sind da ziemlich schmerzfrei. Die schicken keinen EQ oder sowas, sondern löschen die von der CAM-Software angemeckerten Doppellöcher einfach raus.
Das Layout ist nun sauber. Zwei Widerstaende ohne zweiten Anschluss, dafuer zufaellig ein groesseres Via. Auch der DRC geht sauber durch. Wer noch niemals gepfuscht hat, werfe den ersten Stein!
Platine schrieb: > Witzbolde ... > > Die Gerbers sind in China > > Aktuell "Data Preparation", d.h., das Audit ist durch. > > Und eben eine Mail: > "Those orders that read "Approved" will be in production soon." > > Von mir aus könnt ihr weiter rumlabern ... Auch wenn der Chinamann aus Deinem Layout was macht, es bleibt trotzdem Pfusch der mit ein paar Klicks vermeidbar gewesen wäre. Bist eben weder JLCPCB-Nutzer noch Platine sondern nur ein ganz gewöhnlicher Pfuscher.
Zeno schrieb: > Auch wenn der Chinamann aus Deinem Layout was macht, es bleibt trotzdem > Pfusch der mit ein paar Klicks vermeidbar gewesen wäre. > Bist eben weder JLCPCB-Nutzer noch Platine sondern nur ein ganz > gewöhnlicher Pfuscher. Danke Heult doch weiter ...
Meiner Ansicht nach ist es immer am Besten ein BordDesign Warnungs- und Fehlerfrei zu erstellen und nach Möglichkeit mit einem unabhängigen Gerber Viewer zu inspizieren. Doppellöcher sind bei unseren domestischen Bordherstellern früher IMMER beanstandet worden, falls sie trotz aller Bemühungen in seltenen Fällen wirklich mal vorkamen. Ist wie beim Programmieren und man sollte immer alle Compiler Warnungen ernst nehmen, inspizieren und nach Möglichkeit beheben. Doppellöcher führen sehr leicht zu Bohrbrüchen und sind deshalb verpönt. Unübliche Ausnahmen sollten dem Bordhersteller klar und deutlich kommuniziert werden um unnötige Rückfragen und Verzögerungen zu vermeiden. Nicht alle Chinesischen Bordhersteller verhalten sich gleich was Gerber und Bord Integrität betrifft. JLC beanstandet (wohltuend) die kleinsten Fehler, während sich z.B. itead sich nur bei gravierenden Fehlern einmischte.
Gerhard O. schrieb: > Doppellöcher führen sehr leicht zu Bohrbrüchen und sind deshalb verpönt. Jain. Jeder CAM-Operator, der nicht total besoffen ist schmeißt die schlicht raus, egal ob mit oder ohne Rückmeldung an den Auftraggeber. Deshalb bricht der Bohrer ganz sicher NICHT!
Platine schrieb: > Das Layout ist nun sauber. Zwei Widerstaende ohne zweiten Anschluss, > dafuer zufaellig ein groesseres Via. Auch der DRC geht sauber durch. > > Wer noch niemals gepfuscht hat, werfe den ersten Stein! Wenn ich so einen Pfusch mache, würde ich mich in ein Kämmerlein zurückziehen und das nicht öffentlich machen.
michael_ schrieb: > Platine schrieb: >> Das Layout ist nun sauber. Zwei Widerstaende ohne zweiten Anschluss, >> dafuer zufaellig ein groesseres Via. Auch der DRC geht sauber durch. >> >> Wer noch niemals gepfuscht hat, werfe den ersten Stein! > > Wenn ich so einen Pfusch mache, würde ich mich in ein Kämmerlein > zurückziehen und das nicht öffentlich machen. Du postest doch ständig Mist.
Von deinen Mißerfolgen habe ich hier noch nichts gesehen. Also, was soll das? Zeig deine Mißerfolge!
michael_ schrieb: > Platine schrieb: >> Das Layout ist nun sauber. Zwei Widerstaende ohne zweiten Anschluss, >> dafuer zufaellig ein groesseres Via. Auch der DRC geht sauber durch. >> >> Wer noch niemals gepfuscht hat, werfe den ersten Stein! > > Wenn ich so einen Pfusch mache, würde ich mich in ein Kämmerlein > zurückziehen und das nicht öffentlich machen. Ich kann dich nicht mal ansatzsweise ernst nehmen. Wenn ich also generell Devices mit Bohrungen 1,3mm mache, waere es also o.k.? Seltsame Logik. Spiel dir weiter am Sack. Oder am Ardunio. Und halte dich von Sachen fern, von denen du nichts verstehst.
JLCPCB-Nutzer schrieb: > Ich nöchte die Widerstände eben nicht hinstellen. Gedacht hatte ich > schon daran. Dann verabschiede dich von 80er-Jahre Technik.
my2ct schrieb: > JLCPCB-Nutzer schrieb: >> Ich nöchte die Widerstände eben nicht hinstellen. Gedacht hatte ich >> schon daran. > > Dann verabschiede dich von 80er-Jahre Technik. Und weil der Herr oder Sie my2ct der Meinung ist, Widerstaende nicht hinzustellen, tue ich es trotzdem. Ansonsten gilt auch fuer Dich das Post von 20:14.
Platine schrieb: > nd weil der Herr oder Sie my2ct der Meinung ist, Widerstaende nicht > hinzustellen, tue ich es trotzdem. hinzustellen => hinzulegen
my2ct schrieb: > JLCPCB-Nutzer schrieb: > >> Ich nöchte die Widerstände eben nicht hinstellen. Gedacht hatte ich >> schon daran. > > Dann verabschiede dich von 80er-Jahre Technik. Meine Hände sind doch vom Schnaps zu zittrig für SMD wer soll denn bitteschön 1206 löten die sieht man ja nicht einmal durch den Boden eines Vergrößerungsschnapsglases vollkommener Unfug diese neumodischen Bauformen.
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