Hallo Leute, hab folgendes Problem, die Restringe von Vias fehlen in den Zwischenlagen. Im älteren Stand ist alles iO, wie erwartet. Im aktuelle Stand fehlen die Dinger. Hab mittlerweile die Design Rules neu eingespielt, mir auch die Eigenschaften der Vias angeschaut, bin nicht wirklich schlauer geworden, wo das her kommt. Interessant ist, das im ersten Bild die +3V3-Restringen auf dem +3V3-Polygon da sind, im zweiten Bild sind die Vias +5V im +5V-Polygon und die Restringe fehlen????? Die Platine ist seit Wochen da und wird getestet, läuft soweit alles, dh. es hat keine Auswirkungen, das etwas nicht angeschlossen ist. Warum jetzt die Restringen einfach verschwunden sind, ist mir ein Rätsel. Weiß jemand, woran das liegen könnte?
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Die aktuelle Version ist 22.9...nur mal so.
Danke für den Tipp, ist aber nicht hilfreich.
Danke für den Tipp, ist aber nicht hilfreich.
Es gibt in Altium Designer die Möglichkeit, nichtangebundene Via-Pads zu löschen. https://www.altium.com/documentation/altium-designer/removing-unused-pads-adding-teardrops-pcb Zu erreichen mit Tools -> Remove Unused Pad Shapes Hier lassen sich gelöschte Pads auch wiederherstellen. Falls das nicht geht: Ausserdem gibt es die Möglichkeit, Via-Pads auf jeder Lage individuell zu definieren. Das geht über die Properties der/des jeweiligen Vias. Hier gibt es die Möglichkeiten - 'Simple Stack' (auf allen Lagen gleiche Pads) - 'Top-Middle-Bottom' (auf Top und Bottom gleich, auf den Mid-Layer anders aber untereinander gleich) - 'Full Stack' (auf jedem Layer anders) Einfach 'mal die Eingeschaften eines betroffenen Vias ansehen (Doppelklick aufs Via sollte den Dialog öffnen).
M.A. S. schrieb: > Es gibt in Altium Designer die Möglichkeit, nichtangebundene Via-Pads zu > löschen. > https://www.altium.com/documentation/altium-designer/removing-unused-pads-adding-teardrops-pcb > > Zu erreichen mit > Tools -> Remove Unused Pad Shapes > Hier lassen sich gelöschte Pads auch wiederherstellen. Das ist es gewesen. Danke dir. Hab die Funktion nie benutzt, hab nur über Properties einzelne Vias getrimmt (Bus-Vias). War mir jetzt nicht bewusst, wann ich die Funktion ausgeführt haben könnte???? Noch mal, vielen Dank.
:-( schrieb: > es hat keine Auswirkungen, das etwas nicht angeschlossen ist. So ist es. Manche Layouter glauben, man hätte dann mehr Platz für Leiterbahnen, aber das ist nur ein Irrtum. Ob nicht angeschlossene Pads oder nicht ist also egal, die LP wird dadurch auch nicht zuverlässiger oder nicht. Fazit: Geschmackssache oder Anlass für Glaubenskriege. Georg
Bei Vias fuer HF könnte die kleinere Kapazitaet bemerkbar sein.
Und z.B. unter einem BGA wird die Anbindung von über Polygone herangeführten Versorgungsspannungen besser, weil die Stege zwischen den Löchern breiter sind. Macht im Fall des Falles auch den Unterschied zwischen "Poly wird unterbrochen" und "Poly bleibt durchgehend". Auf Plane-Lagen entfernt Altium die Pads von nicht kontaktierten Vias automatisch, ohne daß man "remove unused pad shapes" ausführen müsste. Könnte allerdings sein, daß das nur beim Gerber-Export stattfindet, da bin ich mir gerade nicht ganz sicher.
"Nur beim Gerber-Export" hätte aber drc errors zur Folge, wenn man den gewonnenen Restring-Platz tatsächlich ausnutzt. Gruß, Gerhard
Thorsten S. schrieb: > Und z.B. unter einem BGA wird die Anbindung von über Polygone > herangeführten Versorgungsspannungen besser, weil die Stege zwischen den > Löchern breiter sind. wieso denn das? Mal zum Verständnis: ein Restring ist vorhanden um Toleranzen der Positionierung des Bohrers auf der LP auszugleichen. Gäbe es diese Toleranzen nicht, bräuchte man auch keine Restringe. Wenn du den Restring nun weg lässt, hast du die Toleranzen aber immer noch. Sprich die Freistellung zu benachbarten Kupferflächen ist nahezu identisch zu dem Restring, der vorher da war. Das bringt so ziemlich gar nichts. Allerdings ist es so, dass mehrere Zwischenstege das Kupfer im Via besser verankern. Es löst sich dann einfach schlechter und ist somit haltbarer. Wenn du aber eine Platine fertigst, in der du z.B. backdrilling einsetzen musst, wird man natürlich versuchen, unnötige Pads wegzulassen. Aber das ist eine Sonderanwendung, mit der vermutlich nur wenige jemals in Berührung kommen.
Gerhard H. schrieb: > "Nur beim Gerber-Export" hätte aber drc errors zur Folge, wenn man > den gewonnenen Restring-Platz tatsächlich ausnutzt. Nur in Plane-Lagen! Die werden invers geplottet. Wenn Vias ohne Verbindung zur Plane dann einen kleineren Freistell-Kreis bekommen, werden die Stege in der Plane zwischen Vias breiter. Anders nutzen kannst du den Platz nicht und daher auch keine DesignRules verletzen.
Christian B. schrieb: > wieso denn das? Weil sich das stets nur auf Vias bezieht, die in der entsprechenden Lage nicht angeschlossen sind. Dann (und nur dann!) brauchen die kein Pad in der Lage und daher auch keinen Restring. Es geht dann einfach nur die durchmetallisierte Bohrung durch diese Lage, ohne ein Pad drumherum. Und daher kann die Freistellung um dieses Via in dieser Lage dann entsprechend kleiner ausfallen, weil nur die Bohrung und nicht auch ein Pad freizustellen ist. Das macht die Freistell-Löcher in Polygonen kleiner und läßt breitere Stege zum nächsten Freistell-Loch übrig.
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Nur mal zum Vergleich ein Polygon bei VIAs mit und ohne Restring. Die Clearance ist auf 0.2mm eingestellt, was größer als die von Christian B. angesprochen Bohrtoleranzen ist. (Bei WE Online ist die Toleranz Bohrbild zu Leiterbild mit +- 0.1mm angegeben)
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Für Pads gibt es noch die Option, in den Gerber-Daten die Ringe durchgehend zu setzen. Im Space-Bereich wurde das immer verlangt, damit die Plattierung in den Bohrungen keine Fehlstellen bilden kann. Galt auch für Vias. BGA und buried vias waren aber auch mal ein No-go, sowas geht inzwischen.
Taz G. schrieb: > Die Clearance ist auf 0.2mm eingestellt, was größer als die von > Christian B. angesprochen Bohrtoleranzen ist. Das ist aber nicht genug, denn du musst die Bohrtoleranzen und die mindest-Leiterzugabstände einhalten. Es kommen also nochmal 150µm drauf, mindestens, je nach Fertigung können das auch nochmal 0,2 sein. Da der Mindestrestring normalerweise 50µm ist, spart man bei weglassen des Pads auch nur ebendiese 50µm (bzw. 100µm wenn man davon ausgeht, zwischen 2 benachbarten Bohrungen hindurch zu wollen). und nur wenn du dann in den Zwischenräumen noch die mindest-Leiterbreite von normalerweise ebenfalls 150 - 200µm einhalten kannst, nur dann würde das Weglassen der Pads etwas bringen. Das sehe ich in deinem Bild so noch nicht.
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Hallo Christian, die 150um fürs Leiterbild kann ich nachvollziehen obwohl ich bei WE keine Angabe für den Abstand Leiterbild zur Bohrung finde. Ich hatte eine Clearance von 0,2mm angesetzt, die erhöhen sich auf 0,25mm (0,1 Bohrtolleranz + 150um min Leiterzugabstände). Mein linkes Bild ändert sich nur minimal. Ich weiß nicht wie Du auf 50um min Restring kommst. Bei WE ist min Restring = 0,35 (https://www.wedirekt.de/de/web/technologie/leiterplatten-technologie/spezifikation/restring.fs-227731.html). Im rechten Bild hab ich die kleinsten VIAs (standard) platziert (0,25mm / 0,6mm) (1mm Raster). Bei einem Restring von 50um würdest Du mit 100um Bohrtoleranz den Restring nicht treffen. Aber ich gebe Dir Recht bei einem Hersteller, der mit 50um Restring vorgibt kommt wahrscheinlich das Gleiche raus.
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Kleine Korrektur: ich schrieb, "Restring nicht treffen". Natürlich triffst Du den Restring, aber nicht so, dass komplett drum herum Kupfer stehen bleibt. Im Screenshot rechts sind erlaubte VIAs. Bei Klasse 1 (B) sogar bis zu 180Grad Ausbruch erlaubt. Du hast recht 50um könnte ausreichen, aber ich arbeite so nicht, ich hätte gern komplett Kupfer um die Bohrung.
Taz G. schrieb: > Ich weiß nicht wie Du auf 50um min Restring kommst. Bei WE ist min > Restring = 0,35 nun, das ist je nach Hersteller unterschiedlich. Ich bin mir gerade nicht sicher, wo ich das gelesen habe, meine es war eine IPC Vorgabe. Jedenfalls geht man hierbei davon aus, dass die Bohrung den Restring nicht verlassen darf. Man hat nun also den Bohrdurchmesser + dessen Toleranz +50µm als Mindestforderung für Restringe. So ist sichergestellt, dass eben diese 50µm (Wobei, je nach Betrachtungsweise können das auch schnell nur noch 25µm sein (1)) am Ende noch definitiv als Kupfer vorhanden sind. Davon würde ich zumindest bei Innenlagen ausgehen. Bei Außenlagen muss der Restring entsprechend größer sein, da man hier die minimale Leiterzugbreite nicht unterschreiten darf +Toleranz ergibt das dann einen größeren Wert. (1) es kommt hierbei darauf an, ob der Durchmesser der Bohrung mit Kupferhülse oder ohne relevant ist. Bei Vias wird normalerweise Nennmaß genutzt, sprich das finale Loch ist um 2x die Kupferdicke der Hülse kleiner. (ein 0,2mm Via wird dann mit einem 0,2mm Borher gebohrt, das Loch hat dann nur noch 160µm Innendurchmesser. Wenn man aber ein 0,2mm Loch haben will, muss man mit 240µm bohren, da ja final das Loch wieder mit der Kupferauflage verringert wird. Ganz stimmt das auch nicht, man würde eher 230µm bohren, da durch desmear auch nochmal ein Materialabtrag stattfindet.
Taz G. schrieb: > Bei Klasse 1 (B) sogar bis zu > 180Grad Ausbruch erlaubt. Nur ist Klasse 1 nur für Wegwerfprodukte geeignet die noch nichtmal beim 1. Einschalten funktionieren müssen. In Deutschland wird meines Wissens ausschließlich nach IPC Klasse 2 oder 3 gefertigt. Das Problem ist ja eben, wenn das Loch den Restring verlässt, dann ist nicht sichergestellt, dass das Kupfer in der Hülse auch noch vollständig vorhanden ist. Zumindest, wenn man von Außenlagen ausgeht. Und bei Innenlagen müsstest du ja dann diese zusätzlich benötigte Toleranzzone in die Abstände zur Bohrung mit einbeziehen, um Sicherzustellen, dass kein benachbarter Leiter einen Kurzschluss zu diesem Loch bekommt. Das spricht dann eher weniger gegen ein Weglassen der Pads um Platz für Kupfer zu gewinnen. Jedenfalls aus meiner Sicht.
Christian B. schrieb: > Das Problem ist ja eben, wenn das Loch den Restring verlässt, dann ist > nicht sichergestellt, dass das Kupfer in der Hülse auch noch vollständig > vorhanden ist. Es gab mal "randlose Durchkontaktierungen", d.h. garkein Pad, Leiterbahnen gingen einfach direkt zur DK-Hülse. Das war aber eine teure Sondertechnologie, die von einem Hersteller, welcher weiss ich nicht mehr (Fuba?), propagiert wurde, aber durchgesetzt hat sich das nicht. Für Kenner der LP-Technik nicht überraschend, und ich habe auch schon lange nichts mehr davon gehört. Ich hätte auch kein gutes Gefühl dabei so etwas einzusetzen. Nur der Vollständigkeit halber. Georg
Georg schrieb: > Es gab mal "randlose Durchkontaktierungen", d.h. garkein Pad, > Leiterbahnen gingen einfach direkt zur DK-Hülse. Das war aber eine teure > Sondertechnologie, die von einem Hersteller, welcher weiss ich nicht > mehr (Fuba?), propagiert wurde, aber durchgesetzt hat sich das nicht. sowas würde heute, mit Direktbelichtern, sicher machbar sein. Allein der Sinn ist halt Fragwürdig. Es ist allemal billiger, 2 weitere Lagen einzufügen (Um die Platznot zu entzerren) als solch eine Sondertechnologie zu fahren. Das allein dürfte der Grund für das Scheitern derartiger Versuche sein. Es ist halt auch ein Unterschied, ob man ein Verfahren für 10 Musterplatinen hin bekommen muss, bei denen der Preis nahezu egal ist oder ob das eine Serie mit 10000 Stück ist. Bei ersterem kann man eine Ausschußquote von 50% tolerieren, bei letzterem sind 3% schon tödlich für den Fertiger.
Und grundsätzlich sind Teardrops an den Abgängen der Vias zu empfehlen. In Richtung der angeschlossenen Leiterbahn sollte dafür eigentlich auch immer Platz sein.
Ich fand diese Funktion zum Weglassen des Restrings zu Anfang klasse, aber nach dem ich das Thema mit allen Toleranzen (wurde breits oben erwähnt) durchgespielt habe, war für mich dieses Feature wirklich nur noch für schnelle Signale sinnvoll (impedanzoptimiert...), dh. ich wende diese Funktion nur auf ausgewählte Pads/Vias an, wo es eben einen Sinn ergibt.
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