Hallo, ich habe ein Verständnisproblem bzgl. der statischen Regelung dieses LDOs, der mit einem Folded Flipped Voltage Follower realisiert wird. Die Stromquelle MB1 muss offenbar größer dimensioniert werden als MB2, damit VOUT auf die gewünschte Spannung VREF regelt. Ich habe es so simuliert und VOUT=VREF. Mir ist nicht ganz klar, warum VOUT auf den Wert von VREF überhaupt regelt? Wie funktioniert die Regelschleife? Ich bin dankbar um jegliche Erklärungen. LG
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Auch wenn mir nicht 100% klar ist, was du jetzt gerne erklärt bekommen würdest versuche ich mal relativ simpel die Regelung zu erklären: Am Eingang ist ein Differenzverstärker. Dieser versucht im richtigen Betriebspunkt (bei Rückkoppelung) beide Eingänge gleich zu machen. Wird VOUT > VRef wird in diesem Fall die Ausgangsspannung kleiner. Das hat in der Ausgangsstufe zur Folge, dass MC1 ein kleineres VGS bekommt und damit niederohmiger wird. Folglich fließt mehr Strom vom VOUT Knoten Richtung MB1. Was in deinem "Dynamic Bias" passiert kann ich dir nicht sagen. Aber so wird das am Ende funktionieren in der richtigen Dimensionierung. MB1 muss so dimensionieren, dass der Strom aus Biaszweig und Ausgangszweig durchfließen können um großen Output-Swing zu ermöglichen.
Hallo Jochen, vielen Dank für deine Antwort! Der Dynamic Bias spielt vorerst keine Rolle. Mir ging es nur um die statische Regelung. Was mir noch nicht ganz klar ist, ist das Verhältnis der Ströme I1 und I2: Nehmen wir an, dass I1 = 1uA und I2 = 2*I1 = 2 * 1uA ist. Dann fließen im statischen Fall jeweils 1 uA durch MC2 und MC1 (VB ist in dem Fall einfach eine konstante Bias Spannung für MC2). Für höhere Lasten kann das Gate von MP relativ weit nach unten gezogen werden - die vds über MC2 ist hier nahe Null. Für kleinere Lasten wird das Gate von MP relativ weit nach oben gezogen (nahe VDD) - es fällt eine vds Spannung über MC2 ab. Wäre I1=I2 oder wäre I1<I2, funktioniert diese Regelung nicht mehr. Meine Fragen sind: 1) Warum muss I1>I2 sind, damit der LDO richtig regelt? 2) Warum fällt eine vds an MC2 nur für kleine Lastströme ab und für hohe Lastströme wirkt MC2 wie eine Metallbrücke? LG
Vermutlich "Gefalteter Umgedrehter Spannungsfolger". Ich habe nur Literatur auf Englisch dazu gefunden.
trillian_007 schrieb: > Die Stromquelle MB1 muss offenbar größer dimensioniert werden als MB2, > damit VOUT auf die gewünschte Spannung VREF regelt. Ja, aber nicht viel. Nur nie kleiner. trillian_007 schrieb: > ist nicht ganz klar, warum VOUT auf den Wert von VREF überhaupt regelt? OpAmp ? Aber nimm an, der OpAmp liefert eine Vset die Uth unter Vout liegt. Dann beginnt MC1 gerade zu leiten, und der Strom I1 wird umgesteuert von MC2 nach MC1. Dadurch fliesst nicht mehr aller Strom I2 durch MC2 ab, Spannung B steigt und die Gate-Spannung an MP wird geringer, er steuert weniger durch, Vout wird nicht weiter steigen. Der OpAmp muss noch gar nicht reagiert haben, er regelt nur Vset als Servo.
Marika schrieb: > Vermutlich "Gefalteter Umgedrehter Spannungsfolger". > Ich habe nur Literatur auf Englisch dazu gefunden. Ich auch, daher meine Frage.
trillian_007 schrieb: > 1) Warum muss I1>I2 sind, damit der LDO richtig regelt? > 2) Warum fällt eine vds an MC2 nur für kleine Lastströme ab und für hohe Lastströme wirkt MC2 wie eine Metallbrücke? zu 1: Wenn I1 = I2, fließt kein Strom mehr durch MC1. Es fällt keine Spannung ab und damit funktioniert die Regelung nicht mehr. zu 2: Wie eine Metallbrücke wird der sich nie verhalten. Das einzige ist, dass das Source-Potentaial von I2 und I1-I2 (Ausgangszweig) abhängig ist. Fließt viel Strom aus VOut heraus wird der Strom, der durch MC1 fließt niedriger -> Das Potentail bei A sinkt -> VGs wird größer -> Transistor als Schalter Fließt wenig Strom aus VOut heraus ist die Spannung an A größer -> wenn MC2 für Sättigung dimensioniert/gebiast ist fällt vds ab.
Jochen der Rochen schrieb: > Fließt viel Strom aus VOut heraus wird der Strom, der > durch MC1 fließt niedriger Warum? Die vgs von MC1 bleibt doch gleich für große und keine Last. > Das Potentail bei A sinkt -> VGs wird größer -> Transistor als Schalter Ja, das sehe ich auch in der Simulation. Für große Last ist das Source Potential von MC2 deutlich kleiner. > Fließt wenig Strom aus VOut heraus ist die Spannung an A größer Auch hier: warum? Ich habe für meine Simulation I2=1uA und I1=2uA gewählt. Jeweils für große und keine Last fließen je 1uA durch MC1 und MC2. Ich sehe, dass sich das Source Potential von MC2 ändert, aber ich sehe nicht, dass MC1 für große Last merklich weniger Strom führt als für keine Last (in der Simulation tatsächlich 0.3nA weniger, aber das ist wohl vernachlässigbar?).
Marika schrieb: > Warum? Die vgs von MC1 bleibt doch gleich für große und keine Last. Du gibst dir die Antwort doch selbst: > Ja, das sehe ich auch in der Simulation. Für große Last ist das Source > Potential von MC2 deutlich kleiner. > Ich habe für meine Simulation I2=1uA und I1=2uA gewählt. Jeweils für > große und keine Last fließen je 1uA durch MC1 und MC2. > Ich sehe, dass sich das Source Potential von MC2 ändert, aber ich sehe > nicht, dass MC1 für große Last merklich weniger Strom führt als für > keine Last (in der Simulation tatsächlich 0.3nA weniger, aber das ist > wohl vernachlässigbar?). Das ist jetzt wahrscheinlich das, was dein "Dynamic Bias" macht. Wenn der nicht dynamisch wäre, müsste es sein wie vorher von mir beschrieben. So stellt sich (vermutlich!!!!) immer der gleiche Strom in beiden Pfaden ein, steigt im einen Fall die Spannung bei B an und beim anderen nicht. Aber genau kann man da nix ohne die Schaltung von dem Bias bzw. Aussagen über die Biasspannungen sagen.
Jochen der Rochen schrieb: > Du gibst dir die Antwort doch selbst: >> Ja, das sehe ich auch in der Simulation. Für große Last ist das Source >> Potential von MC2 deutlich kleiner. Das ist das, was ich in der Simulation zwar sehe, aber noch nicht nachvollziehen kann. Warum wird das Source Potential von MC2 kleiner für große Last und höher für kleine Last? > Das ist jetzt wahrscheinlich das, was dein "Dynamic Bias" macht. Wenn > der nicht dynamisch wäre, müsste es sein wie vorher von mir beschrieben. > So stellt sich (vermutlich!!!!) immer der gleiche Strom in beiden Pfaden > ein, steigt im einen Fall die Spannung bei B an und beim anderen nicht. > Aber genau kann man da nix ohne die Schaltung von dem Bias bzw. Aussagen > über die Biasspannungen sagen. Der "Dynamic Bias Circuit" ist noch nicht implementiert und hat daher keine Bedeutung. Es geht hier nur um das reine Funktionsprinzip der statischen Regelung und dort sehe ich in der Simulation keine unterschiedlichen Ströme. Dort teilt sich der Strom immer so auf, dass I2 durch MC2 fließt und I1-I2 durch MC1.
Marika schrieb: > Der "Dynamic Bias Circuit" ist noch nicht implementiert Ja dann zeig doch mal einen Screenshot oder so, was du wie genau simulierst. Rätselraten bringt hier nichts. Wenn der Bias von MB1 konstant und für Sättigung gemacht ist, fällt, je nach Strom, eine unterschiedliche Spannung ab. Der Strom setzt sich, wie du es schon geschrieben hast, aus I2 und I1-I2 zusammen. Wie die sich verteilen hängt davon ab, wie dein OPV-Ausgang aussieht und das Biasing auf P-Seite.
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Jochen der Rochen schrieb: > Ja dann zeig doch mal einen Screenshot oder so, was du wie genau > simulierst. Jawohl! Rahmenbedingungen sind: VDD = 3.5V VREF = 3.3V =! VOUT Iload_max = 100mA Iload_min = 1nA I2 = 1uA I1 = 2*I2 VB = 2V Stromquellen und OpAmp (Av = 1000 = 60 dB) sind (noch) ideal. Ich habe zwei Screenshots angehängt (100mA und 1nA Laststrom). Nachtrag: Habe gerade bemerkt, dass beim Eingang des OpAmps noch Ströme angezeigt sind. Das Netz vref_ hängt an einer idealen Spannungsquelle mit 3.3V. vout beträgt ~3.3V (siehe Ausgangsspannung).
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Ja jetzt wird ein Schuh draus! Es ist im Grunde wie ich es initial beschrieben habe. Die Stromquelle I32 legt den Gesamtstrom fest. Der Biaspfad gibt dir konstant einen Anteil des Stroms I1. MC2 ist ganz vereinfacht gesprochen ein Widerstand, der seinen Widerstandswert ändert, je nachdem, welche vgs anliegt. Über MC2 fällt eine Spannung ab, die die Stromquelle im Ausgangspfad ansteuert. Über die Rückkoppelung am OPV wird MC1 so eingestellt(im Endeffekt ein einstellbarer Widerstand), dass dort immer I1-I2 fließt. Über den Spannungsabfall an MC1 und MB1 wird die Spannung A festgelegt, die dann wiederum vgs von MC2 festlegt. Diese erzeugt dann einen Spannungsabfall über MC2, der dann Spannung B festlegt und dementsprechend die Ausgangsstromquelle MP weiter auf oder zu macht und somit mehr oder weniger Strom durchlässt. Sprich: VOut geht nach oben -> vgs MC1 geht nach unten -> Es fällt weniger Spannung an MC1 ab -> Spannung A wird größer -> vgs von MC2 wird kleiner -> es fällt mehr Spannung an MC2 ab -> Spannung B steigt -> Widerstand von MP wird größer -> weniger Strom fließt in den Ausgang -> VOut sinkt Wenn der Regler stabil ist stellt sich dann entsprechend VRef ein. Soll diese Schaltung auch auf einem Chip implementiert werden? (sieht mir sehr nach Virtuoso aus) Wenn ja empfehle ich dir, sobald als möglich mit realen Schaltungen zu arbeiten, da die Corners und MC-Simulationen dir noch so einige Hürden stellen werden. Des Weiteren: In deinem Schaltplan hängt der Bulk von MC1 an seinem Source. Ist zwar schön für die niedrige vth aber leg ihn lieber auf VDD wegen weniger leckstrom und (je nach Prozess) kompakterem Layout. Ab der Stelle brauchst du die niedrige Threshold nicht wirklich
Wow, danke für die ausführliche Erklärung! Ich habe noch ein paar Fragen/Anmerkungen: Jochen der Rochen schrieb: > VOut geht nach oben > -> vgs MC1 geht nach unten Logisch! > -> Es fällt weniger Spannung an MC1 ab > -> Spannung A wird größer (1) Fällt weniger Spannung an MC1 ab, weil A nach oben geht? (2) Oder geht A nach oben, weil weniger Spannung an MC1 abfällt? Ich stelle es mir so vor, dass MC1 in dem Fall als Common Gate geschalten ist - wenn der Eingang (in dem Fall vout) nach oben geht, geht auch der Ausgang (Potenzial A) nach oben. Dann würde es aber so sein, dass (1) zutrifft und nicht (2). Ist diese Denkweise richtig? > -> vgs von MC2 wird kleiner > -> es fällt mehr Spannung an MC2 ab > -> Spannung B steigt Hier kann man sich MC2 als Widerstand vorstellen - MC2 wird hochohmiger, der Strom I2 bleibt der gleiche, Potenzial B steigt. Richtig? > -> Widerstand von MP wird größer > -> weniger Strom fließt in den Ausgang > -> VOut sinkt Logisch! Das ist jetzt allerdings die Erklärung für das dynamische Verhalten. Leider ist mir immer noch nicht ganz klar, wie sich der Spannungsabfall über MC2 bzw. das Potenzial A einstellt im statischen Fall, wenn ich den LDO belaste oder nicht belaste. Gestern meintest du ja hier, > Fließt viel Strom aus VOut heraus wird der Strom, der > durch MC1 fließt niedriger -> Das Potentail bei A sinkt -> VGs wird > größer -> Transistor als Schalter dass sich der Strom durch MC1 ändert. In den Screenshots hast du vermutlich gesehen, dass dem nicht so ist. Könntest du dazu noch ein paar Worte sagen? > Wenn der Regler stabil ist stellt sich dann entsprechend VRef ein. Vref? Du meinst vctrl? Vref kommt ja von außen als fixe Quelle (hier eine ideale Spannungsquelle). > Soll diese Schaltung auch auf einem Chip implementiert werden? (sieht > mir sehr nach Virtuoso aus) > Wenn ja empfehle ich dir, sobald als möglich mit realen Schaltungen zu > arbeiten Ja, das ist natürlich der nächste Schritt!
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Dass A nach oben geht ist eine Folge von der erhöhten Spannung VOUT und damit niedrigere vgs an MC1. Durch das niedrigere vgs fällt weniger Spannung ab und damit muss mehr Spannung an MB1 abfallen. > Hier kann man sich MC2 als Widerstand vorstellen - MC2 wird hochohmiger, > der Strom I2 bleibt der gleiche, Potenzial B steigt. Richtig? Richtig! > Könntest du dazu noch ein paar Worte sagen? Das war auch eine Beschreibung der Regelung, wenn sich die Last ändert. Im statischen Fall, also die Last bleibt konstant, stellt sich immer I1-I2 durch MC1 ein. Und wo dann deine Steuerspannung und deine Stromquelle liegt hängt von der Last ab. > Vref? Du meinst vctrl? Vref kommt ja von außen als fixe Quelle (hier > eine ideale Spannungsquelle). Ich meinte eig. VOut = VRef/VCtrl. Mein Fehler! > Ja, das ist natürlich der nächste Schritt! Darf man Fragen, welche Prozessart? Also Standard-CMOS, Triple Well/HV, FinFet, SOI?
Jochen der Rochen schrieb: > Dass A nach oben geht ist eine Folge von der erhöhten Spannung VOUT und > damit niedrigere vgs an MC1. Durch das niedrigere vgs fällt weniger > Spannung ab und damit muss mehr Spannung an MB1 abfallen. Ok, ich versuche es nochmal in eigenen Worten: VOUT steigt, vgs sinkt, MC1 wird "leitender". Dass aber trotzdem noch ein konstanter Strom durchfließen kann (weil wir ja eine Stromquelle haben), muss auch zwangsläufig der Drain nach oben gezogen werden. Ist dieser Zusammenhang kausal richtig? > Das war auch eine Beschreibung der Regelung, wenn sich die Last ändert. > Im statischen Fall, also die Last bleibt konstant, stellt sich immer > I1-I2 durch MC1 ein. Und wo dann deine Steuerspannung und deine > Stromquelle liegt hängt von der Last ab. Hängt es nicht im ersten Moment von MC2 ab? Bei kleiner Last will das Gate von MP ja nach oben, bei großer nach unten. Das bestimmt mir doch die Spannung am Drain von MC2. (?) > Ich meinte eig. VOut = VRef/VCtrl. Mein Fehler! (Vref-Vout)*A_OpAmp = Vctrl Wie kommst du auf Vout = Vref/Vctrl? > Darf man Fragen, welche Prozessart? BCD
> Ist dieser Zusammenhang kausal richtig? So kann man es beschreiben. > Hängt es nicht im ersten Moment von MC2 ab? Bei kleiner Last will das > Gate von MP ja nach oben, bei großer nach unten. Das bestimmt mir doch > die Spannung am Drain von MC2. (?) Das Gate will erstmal nichts ;) Dass die Spannung nach oben oder unten geht, hängt davon ab, wie die Spannung A durch MC1 und MB1 bestimmt wird. Und das hängt davon ab, wie viel Strom aus VOut herausfließt und wie I1 und I2 eingestellt sind. Durch MP fließt immer der Laststrom + I1-I2. > Wie kommst du auf Vout = Vref/Vctrl? War nicht ganz bei der Sache, meinte VOut = VRef > BCD Nice. Fürs Studium oder schon Arbeit?
Jochen der Rochen schrieb: > Das Gate will erstmal nichts ;) Dass die Spannung nach oben oder unten > geht, hängt davon ab, wie die Spannung A durch MC1 und MB1 bestimmt > wird. Und das hängt davon ab, wie viel Strom aus VOut herausfließt und > wie I1 und I2 eingestellt sind. Durch MP fließt immer der Laststrom + > I1-I2. Ok. Es ist mir immer noch etwas schleierhaft, ich versuche es ein letztes Mal: Am Source vom MC1 fließt je nach Last mehr oder weniger Strom heraus. Eigentlich würde dieser Ausgangsknoten "gerne nach unten" (wenn wir z.B. maximale Last ziehen), der OpAmp steuert aber dagegen. Ist das schon mal richtig? Falls ja - wie geht es dann weiter, dass sich die Spannung A z.B. genau auf die 558 mV einstellt? > Nice. Fürs Studium oder schon Arbeit? Nennen wir es eine Kombination. ;-)
Wofür kann man das in der Praxis verwenden?
Werner H. schrieb:
> Wofür kann man das in der Praxis verwenden?
Als Spannungsregler. Die Standardarchitektur eines LDOs erfordert
meistens eine relativ hohe Output Cap, was einige Nachteile mit sich
bringt (z.B. dominanter Pol am Ausgang, braucht viel Platz, etc.)
Die Architektur mit einem Flipped Voltage Follower soll keine große
Output Cap benötigen, was die beschriebenen Nachteile relativiert.
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> Falls ja - wie geht es dann weiter, dass sich die Spannung A z.B. genau > auf die 558 mV einstellt? Der Spannung an diesem Knoten bricht bei großer Last zunächst ein, weil die (sich im statischen Fall eingestellte) Ausgangsimpedanz von MP zu groß ist, um weiter die Spannung (bei dir 3.3V) zu liefern. Daraufhin steuert der OP an MC1 entgegen. Die Impedanz von MC1 wird größer da vgs kleiner wird. Das bedeutet, dass die Spannung an A kleiner wird, weil MB1 als Stromsenke weiterhin versucht I1 zu ziehen, aber ein Strom kleiner I1 ankommt. Das hat zur Folge, dass MC2 eine größere vgs bekommt und damit niederohmiger wird. Nun fällt damit die Spannung B ab -> vgs von MP wird geringer -> MP wird niederohmiger und kann mehr Strom für den Ausgang bereitstellen. Der statische Fall stellt sich wieder ein. Wie die Spannung A genau aussieht hängt von der Bias-Condition, deinem Transistor-Sizing und deinem Prozess ab. Und vor allem ist es über alle Prozessparameter sehr sehr variabel. > Die Architektur mit einem Flipped Voltage Follower soll keine große > Output Cap benötigen Das würde ich jetzt gerne von dir genauer erklärt bekommen. Meinst du mit Output Cap die Kompensation oder einen Buffer-Cap?
Jochen der Rochen schrieb: > Der Spannung an diesem Knoten bricht bei großer Last zunächst ein, weil > [...] > den Ausgang bereitstellen. Der statische Fall stellt sich wieder ein. Das dynamische Verhalten habe ich verstanden. > Wie die Spannung A genau aussieht hängt von der Bias-Condition, deinem > Transistor-Sizing und deinem Prozess ab. Und vor allem ist es über alle > Prozessparameter sehr sehr variabel. Wie sie konkret aussieht, hängt davon ab. Aber man sieht ja, dass sie je nach Last wesentlich größer/kleiner ist. Ich suche nur den konkreten Zusammenhang: andere Last am Ausgang, andere Spannung A, alles im statischen Fall (ohne Load Step oder Load Release). Aber es ist in Ordnung - du hast mich wirklich schon sehr gut supported, vielen Dank dafür! > Meinst du mit Output Cap die Kompensation oder einen Buffer-Cap? Die großen Output Caps werden ja für das transiente Verhalten benötigt, um z.B. schnell Strom liefern zu können, aber brauchen eben viel Platz und wirken sich wiederum auf die Stabilität aus. Soweit ich das verstanden habe, sind die FVF Dinger dafür entwickelt, dass sie eben ohne diese Output Cap auskommen, weil ihre Architektur den dynamischen Vorteil liefert.
> (ohne Load Step oder Load Release). Naja, das ist ein Spannungsteiler und der OP regelt im Endeffekt die Impedanz von MC1 und damit MP, damit in Kombination am Ausgang die gewünschte Spannung anliegt. Mehr kann ich da jetzt auch nicht zu sagen. Ist ne simple Knotengleichung. > Soweit ich das verstanden habe, sind die FVF Dinger dafür entwickelt, > dass sie eben ohne diese Output Cap auskommen, weil ihre Architektur den > dynamischen Vorteil liefert. Hast du da Literatur zu? Das würde mich jetzt schon interessieren, weil ich rein vom Gefühl sagen würde, dass du trotzdem, je nach Last, ganz schön große Caps brauchen wirst.
Jochen der Rochen schrieb: > Hast du da Literatur zu? Das würde mich jetzt schon interessieren, weil > ich rein vom Gefühl sagen würde, dass du trotzdem, je nach Last, ganz > schön große Caps brauchen wirst. Ja, es gibt einige Papers, die das Design solcher capless LDOs beschreiben. Die Schaltung, wie ich sie hier hochgeladen habe, bietet nur den Grundstock. Das wird noch mit zusätzlichen Schaltungen (z.B. diese obige Blackbox "Dynamic Bias") ergänzt, um dynamisches Verhalten und Loop Gain zu verbessern.
Wie schon gesagt, geh so schnell wie möglich Richtung reale Schaltungen. sich das alles so, wie du es gemacht hast, in der Theorie anzuschauen ist schön und gut, aber das bringt dich eig. 0 weiter, wenn daraus eine Schaltung werden soll, die immer funktioniert. :)
Jochen der Rochen schrieb: > Wie schon gesagt, geh so schnell wie möglich Richtung reale Schaltungen. > sich das alles so, wie du es gemacht hast, in der Theorie anzuschauen > ist schön und gut, aber das bringt dich eig. 0 weiter, wenn daraus eine > Schaltung werden soll, die immer funktioniert. :) Work in progress!
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