Meine Kommilitonen und ich belegen aktuell an der Uni ein Praktikum, in welchem ein Chip designt wird. Leider wird dieser vermutlich nicht gefertigt :( Aber mal schauen, ob es noch irgendwo Platz gibt. Wir studieren alle Elektrotechnik und haben uns in der letzten Zeit in das Schaltungsdesign (rein auf Schaltplan) mit Cadence Virtuoso eingearbeitet und einige analoge Schaltungsteile entwickelt bzw. versucht zu entwickeln. Aus unserer Gruppe haben nun 2 ein Digitaldesign in Systemverilog designt bzw sind noch dabei. Vor den Semesterferien meinte nun unser Betreuer, dass wir uns überlegen sollten, welche Strategie wir für den Digitalteil nutzen wollen. Hier verstehen wir aktuell nicht, wie man hier vorgeht. Leider ist unser Betreuer aktuell im Urlaub. Deshalb die Frage hier: Wir entwickeln in einer sogenannten fdsoi Technologie. Im analogen äussert sich das so, dass ein Transistor keinen klassischen Bulkanschluss hat, sondern ein Backgate. Für den digitalen Ablauf meinte unser Betreuer nun, dass wir uns entscheiden müssen, welche Standardzellen wir nehmen. Anscheinend gibt es welche für forward back biasing (FBB) und welche für reverse back biasing (RBB). Das verstehe ich nicht. Der Sinn dieser Technologie ist doch, dass ich das backgate mit einer beliebigen Spannung anfahren kann. Warum muss man sich nun entscheiden? Soweit ich verstanden habe, kann ich durch forward biasing die Geschwindigkeit erhöhen. Warum sollte man das nicht tun? Entschuldigt die Fragen, wir sind in der Halbleitererstellung alle noch am Anfang und uns fehlt leider noch eine Menge wissen.
Elvan M. schrieb: > Für den digitalen Ablauf meinte unser Betreuer nun, dass wir uns > entscheiden müssen, welche Standardzellen wir nehmen. Anscheinend gibt > es welche für forward back biasing (FBB) und welche für reverse back > biasing (RBB). > > Das verstehe ich nicht. Der Sinn dieser Technologie ist doch, dass ich > das backgate mit einer beliebigen Spannung anfahren kann. Warum muss man > sich nun entscheiden? Mit meinem sehr begrenztem Wissen in diesem Bereich würde ich vermuten, weil euer kompletter Chip genau einen globalen Anschluss hat für dieses back biasing (Ist ja äquivalent zum Bulk Anschluss also das Substrat das überall das Selbe ist). > Soweit ich verstanden habe, kann ich durch forward biasing die > Geschwindigkeit erhöhen. Warum sollte man das nicht tun? Datenblätter der verschiedenen Standardzellen besorgen und vergleichen.
Elvan M. schrieb: > Soweit ich verstanden habe, kann ich durch forward biasing die > Geschwindigkeit erhöhen. Warum sollte man das nicht tun? Leckage, Temperaturverhalten, Ruhestromverbrauch und deren Abhängigkeit zueinander könnten eine Rolle spielen? mfg mf
Elvan M. schrieb: > Das verstehe ich nicht. Der Sinn dieser Technologie ist doch, dass ich > das backgate mit einer beliebigen Spannung anfahren kann. Warum muss man > sich nun entscheiden? Theoretisch hast du recht, dass du das Backgate mit einer beliebigen Spannung anfahren könntest. Ich kenne deine Technologie nicht. Aber wir gehen mal vom Normalfall aus. Das heißt, der Gesamte Wafer hat ein p-Dotiertes Grundsubstrat. Darauf ist dann das SOI. Der gängige Weg ist nun, das "globale" Substrat (p Dotiert) auf VSS zu legen. Ein Transistor, egal ob PCh oder NCh über diesem p-dotierten Substrat hat nun ein Backgate, welches auf VSS Potential liegt. Ein NCh Transistor wäre nun also nicht forward biased, ein PCh Transistor wäre im FBB Betrieb. Um einen NCh Transistor forward zu biasen, benötigt das Backgate eine positive Spannung. Um diese anzulegen, muss das Backgate mittels einer n Diffusion ausgebildet sein. Die parasitäre Diode zwischen dem p Substrat und der n Wanne erlaubt nun, ein positives Potential an die n Wanne anzulegen. Und hier sind wir jetzt schon genau beim Knackpunkt. Wenn man deep-wells erstmal außer acht lässt, kann man ausschließlich n Wannen in das p Susbtrat eindotieren. Diese n Wannen können ausschließlich auf gleichem, oder poitiverem Potential sein, als das Substrat, da sonst der pn Übergang leiten würde. Somit ergibt sich, dass man für reverse Biasing, wo der P-Kanal Transistor eine höhere Spannung am Backgate als der N-Kanal Typ benötigt, dass unter dem P Kanal ein n Well liegen muss und unter dem N Typen ein p Well. Wenn man forward biasing betreiben möchte, muss der P Kanal Typ eine negative(re) Spannung am Backgate haben und der N Kanal eine positve(re). Deshalb benötigt hier nun der N-Kanal Transistor ein n Well. Siehe diese Zeichnung: https://www.edaboard.com/attachments/capture-jpg.147181/ In der Regel bezeichnet die Foundry eine dieser Konfigurationen als Flip-Well / flipped Well. Theoretisch ist es in den meisten Tehcnologien möglich über eine tiefe n Wanne (deep n well) eine p Insel vom p Substrat zu isolieren. Dann hat man mehr Freiheiten und kann beliebiges Backbiasing zuführen. Jedoch passen separierte deep n wells in der Regel von den Design Rules her in keine Standardzelle, da die Abstandregeln und Mindestbreiten viel zu groß sind. Achim M. schrieb: >> Soweit ich verstanden habe, kann ich durch forward biasing die >> Geschwindigkeit erhöhen. Warum sollte man das nicht tun? > > Leckage, Temperaturverhalten, Ruhestromverbrauch und deren Abhängigkeit > zueinander könnten eine Rolle spielen? Richtig. In der Regel "explodiert" deine Leakage, sobald du anfängst forward zu biasen. Das kann sehr unerwünscht sein. Zudem weisen SOI Transistoren die unangenehme Eigenschaft auf, eine schlechtere Entwärmung zum Substrat hin zu haben, wegen des BOX (burried oxide). Für viele Consumer Anwenudungen, die bei normalen Umgebungstemperaturen laufen, ist das aber oft kein Problem und man setzt auf forward biasing, um die Performance zu pushen. Ein weiterer Grund gegen Forward Biasing ist: Wenn man das anfängt braucht die Logik das in der Regel auch. Sprich: Die Logik ist ohne Biasing nicht im Timing und geht nicht. Die Logik kann somit erst losgelassen werden, sobald der Bias-Generator sämtliche Wannen entsprechend vorspannt. Das kann unter Umständen zu lange dauern. Es soll Leute geben, die die Erfahrung gemacht haben, dass es eine dumme Idee ist, das Biasing von dem Logikteil steuern zu lassen, der selbst das Biasing braucht, um im Timing zu sein... Kleiner Denkanstoß. Das spart Nerven. Theoretisch kann man auch adaptives backbiasing machen. Man platziert dafür bspw. einen Ringoszillator, dessen Frequenz mit einem Referenztakt verglichen wird. Wenn der Oszillator schneller wird durch bspw. andere Umgebungstemperatur, dann kann man bspw. das forward biasing etwas reduzieren, um Strom zu sparen. Elvan M. schrieb: > Wir studieren alle Elektrotechnik und haben uns in der letzten Zeit in > das Schaltungsdesign (rein auf Schaltplan) mit Cadence Virtuoso > eingearbeitet und einige analoge Schaltungsteile entwickelt bzw. > versucht zu entwickeln. Da habe ich jetzt ein wenig gestutzt... Normalerweise sollte dein PDK dir zwei Varianten von jedem Transistortyp geben. Einen "normal Well" und einen Flip-Well Transistor. Sprich, du musst eigentlich schon im Schaltplan wissen, in welche Richtung du biasen willst und den passenden Transistor wählen, Sonst läufst du Gefahr, dass du das zwar im Schaltplan hast, aber das gar nicht layoutbar ist, weil der Transistor die falsche Diffusion drunter hat. Das hätte euch euer Betreuer eigentlich zeigen müssen! Im Zweifelsfall müsst ihr nochmal ein paar Transistoren vor dem Layouten austauschen :(
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Bearbeitet durch User
M. N. schrieb: > Siehe diese Zeichnung: > https://www.edaboard.com/attachments/capture-jpg.147181/ Vielen Dank! Jetzt hat sich der Knoten gelöst. Mir war nicht bewusst, dass die Backgates keine Isolation zueinander haben sondern nur durch pn Dioden isoliert werden. M. N. schrieb: > Da habe ich jetzt ein wenig gestutzt... Normalerweise sollte dein PDK > dir zwei Varianten von jedem Transistortyp geben. Einen "normal Well" > und einen Flip-Well Transistor. Sprich, du musst eigentlich schon im > Schaltplan wissen, in welche Richtung du biasen willst und den passenden > Transistor wählen, Sonst läufst du Gefahr, dass du das zwar im > Schaltplan hast, aber das gar nicht layoutbar ist, weil der Transistor > die falsche Diffusion drunter hat. Das hätte euch euer Betreuer > eigentlich zeigen müssen! Im Zweifelsfall müsst ihr nochmal ein paar > Transistoren vor dem Layouten austauschen :( Danke für den Hinweis. Das ist uns mittlerweile auch aufgefallen und wir haben nochmal einige Sachen neu gebaut. Mittlerweile haben wir auch schon das Layout der einzelnen Zellen begonnen. So wie es aussieht müssen wir im Schaltplan aber noch an vielen Stellen Dummy-Transistoren einbauen, um deren Dummy Gates neben den eigentlich verwendeten Transistoren zu platzieren. Da scheint noch einiges an Arbeit auf uns zuzukommen.
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