Hi, kurze Frage. Kollege meinte, man bräuchte keine getrennten Massen, wenns eine durchgängige Massenfläche auf einem Extralayer gibt. Bin mir jetzt unsicher, ich hab AGND und DGND getrennt und halt am Sternpunkt zusammengeführt. Seht ihr auch so?
In den allermeisten Fällen (99%++) ist eine durchgehende Massefläche das Mittel der Wahl. Getrennte Masseflächen funktionieren nur, wenn man VIEL Randebedingungen einhält, die nur allzu oft schwer zu überblicken sind. Mein EMV-Berater meinte immer, daß er in seiner Laufbahn nur einmal ne Massefläche aufgetrennt hat, und damit einer VErbesserung erzielt hat, aber fast immer Masseflächern zusammengeführt und erweitert hat, um zum Erfolg zu kommen.
Zum Thema Masseflächen: Investiere 2 Stunden deiner Lebenszeit für dieses Video vom Experten. [LIVE] How to Achieve Proper Grounding - Rick Hartley - Expert Live Training (US) https://www.youtube.com/watch?v=ySuUZEjARPY
Benjamin G. schrieb: > Seht ihr auch so? Kommt drauf an. Normalerweise schon. Man sollte von der Massefläche nur abweichen, wenn man gute Gründe hat. Beispiele: Wenn hohe oder schnelle Ströme durch die Massefläche fließen müssen, sind ein paar mV Potentialdifferenz schnell zusammen. Das kann schon mal eine Messung stören. Welchen Weg der Strom nimmt, ist dabei Frequenzabhängig. HF-Strom will keine Flächen umfließen (und nimmt den Weg der Hinleitung), Strom niedriger Frequenz nimmt den kürzesten Weg querfeldein. Viel Strom kann schon mal ein paar mV machen. Immer dran denken, dass Strom immer in Kreisen fließt, und die Rückleitung meistens die Massefläche ist. Für die EMV ist das wirklich kritisch. Beim SURGE kann man es mit oft mit mehreren 1000A und ordentlich Energie zu tun bekommen, BURST/ESD sind HF von der unfeinen Sorte (gerne hunderte A mit Anstiegszeiten von 0,8ns). Manchmal braucht man daher eine Masse für die EMV (oft PE), und manchmal auch eine Analogmasse. Nur sollte man keine Bauernregeln aufstellen, sondern verstehen warum man das will. In den meisten Fällen ist man am besten dran, wenn man sich bei der Platzierung überlegt, wo man kritische Teile denn hinpackt. Ein gutes Layout kann eine schlechte Platzierung nicht mehr retten.
AGND und DGND auf PCB-Ebene zu trennen ist in den allermeisten Fällen unnötig bis kontraproduktiv. Viele ADCs haben nur deswegen getrennte AGND- und DGND-Pins, um zu verhindern, dass Schaltvorgänge mit hohem di/dt im digitalen Teil des ADCs per "Ground-Bounce" an den Gehäuse-Induktivitäten - v. a. der Bonddrähte - auf den analogen Teil des ADCs rückwirken. Für ein Fleißkärtchen kann man vielleicht noch mit getrennten Vias auf die gemeinsame Massefläche gehen. Aber selbst das wird in vielen Anwendungen keinen nennenswerten Unterschied machen. Ich habe in meiner Karriere genau einmal eine Massefläche auftrennen müssen. Das war aber ein Spezialfall, um die Immunität gegen niederfrequente Magnetfelder (EMF) zu verbessern.
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Ok. Video gucke ich mir auch an. Danke. Folgefrage: Wie realisiere ich dann aber meine galvanische Trennung?
Benjamin G. schrieb: > Ok. Video gucke ich mir auch an. Danke. Folgefrage: Wie realisiere ich > dann aber meine galvanische Trennung? Davon war bisher keine Rede.
Moin, Falk B. schrieb: > Benjamin G. schrieb: >> Ok. Video gucke ich mir auch an. Danke. Folgefrage: Wie realisiere ich >> dann aber meine galvanische Trennung? > > Davon war bisher keine Rede. Eine Salami, die nur aus einer Scheibe besteht, waere doch auch wirklich keine tolle Wurst... scnr, WK
Ok. Dachte ein Opto-Koppler sei ausreichend. Oder muss ichs kapazitiv trennen? Reicht dann einfach ein Elko? Induktiv ist da ja nix, ich ja keine Spulen.
Für 2-layer Bords, konzipierte ich für PR99SE/ALTIUM ein spezielles Schaltbild und PCB Symbol. Es funktioniert DRC mässig einwandfrei ohne Fehler. Es beruht auf ein Vier-Port Schaltbildsymbol (Netjoint) mit zwei Pins miteinander verbunden. Die verschiedenen Masse Nets werden mit Pins 1 und 4 verbunden und sind ERC mässig nicht miteinander verbunden. Pins 2 und 3 sind miteinander auf der entgegengesetzten Seite miteinander verbunden. Pin 1/2 und 3/4 liegen übereinander. Das PCB Symbol besteht aus zwei miteinander verbundenen Pads. Der Trick hier, ist, daß die vier Pads (Ober- und Unterseite) nicht als Stack miteinander verbunden sind. Die Pads, obwohl übereinander liegend, sind nicht als Multilayer deklariert, sondern absichtlich nur als getrennte Top und Bottom Pads. Elektrisch sind also die beiden verschiedenen Nets nicht miteinander verbunden und stören beim DRC Test nicht. Erst bei der Bord Fabrikation werden die beiden Netze mit den Durchkontaktierung der Pads miteinander verbunden. Das mache ich schon seit über zwanzig Jahren so und hatte nie Probleme damit. Der Bordhersteller hat davon in den Gerber Daten keinen Anhaltspunkt und ist vollkommen blind dafür. Deshalb funktioniert das auch. Diese Methode funktioniert aber NUR bei Doppelt-Layer Bords. Bei Multi-Layer funktioniert das nicht mehr wie gewünscht. Wie gesagt, es ist ein privater Trick von mir und nicht offiziell empfohlen bzw. sanktioniert. Ich sage das nur, um nicht absichtlich von Besserwissern mißverstanden zu werden. Anwendung ist auf eigenes Risiko und Verantwortung. Dieser Trick war oft beim Layout von Step-Down Reglern sehr nützlich, weil es mir erlaubte, Eingangs- und Ausgangsstromkreis sauber voneinander ohne erkennbare DRC Fehler zu trennen. Natürlich sollte man den Pad-Lochdurchmesser dem zu erwartenden Arbeitsstrom entsprechend, groß genug wählen. Für mich ist es eine Lösung. Es muß jeder selber entscheiden, inwieweit professionell bzw. unprofessionell die Anwendung solcher Tricks ist. Was den Bordhersteller betrifft, kann es von ihm nicht detektiert werden.
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Benjamin G. schrieb: > Oder muss ichs kapazitiv > trennen? Erstmal solltest Du lernen eine vollständige Aufgabenbeschreibung zu formulieren. Oder glaubst Du es gibt die eine Antwort die immer und für alles die richtige ist?
Benjamin G. schrieb: > Dachte ein Opto-Koppler sei ausreichend. Oder muss ichs kapazitiv > trennen? Reicht dann einfach ein Elko? Was genau willst du trennen? Um dazu zu erläutern wird ein kommentierter Schaltplan nötig sein.
Michael schrieb: > Oder glaubst Du es gibt die eine Antwort die immer und für alles die > richtige ist? 42 oder? Nicht Joachim B. schrieb: > Was genau willst du trennen? Um dazu zu erläutern wird ein kommentierter > Schaltplan nötig sein. Der mit großer Sicherheit der Geheimhaltung unterliegt. Wetten? p.s.: In den allermeisten Schaltplänen versteckt sich keine Raketenwissenschaft. Obwohl oder gerade weil, manche Ersteller das anders sehen. Gerhard O. schrieb: > Der Trick hier, ist, daß die vier Pads (Ober- und Unterseite) nicht als > Stack miteinander verbunden sind. Die Pads, obwohl übereinander liegend, > sind nicht als Multilayer deklariert, sondern absichtlich nur als > getrennte Top und Bottom Pads. Elektrisch sind also die beiden > verschiedenen Nets nicht miteinander verbunden und stören beim DRC Test > nicht. Erst bei der Bord Fabrikation werden die beiden Netze mit den > Durchkontaktierung der Pads miteinander verbunden. Wie baust du denn das Via da rein? Ist das nicht teil der Platine? Erstellst du die Bohrdaten dafür Händisch manuell oder wie muss ich mir das Vorstellen? Wenn 2 Pads mit einem Via verbunden sind, dann erkennt mein DRC das ganz sicher als short circuit, egal ob das in einem 2 oder Multilayerbord der Fall ist. Wenn dein Designprogramm das nicht schafft, ist es an der Stelle kaputt und ich würde mich nicht mehr drauf verlassen, denn wer garantiert dir denn, dass es bei einer ungewollten Verbindung dann anschlägt? Ok, man kann natürlich Ausnahmen dafür generieren. Die allermeisten ernstzunehmenden Layouttools haben aber für diese Funktion sogenannte NetTie Elemente. Mit denen kann man unterschiedliche Netze hoch offiziell elektrisch verbinden ohne sie logisch zu verbinden.
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Benjamin G. schrieb: > Kollege meinte, man bräuchte keine getrennten Massen, wenns eine > durchgängige Massenfläche auf einem Extralayer gibt ... und die Bauteilgrupierung und -platzierung so sinnvoll ausgeführt ist, dass nicht der 10A-PWM-Leistungsstrom quer unter dem analogen Vorverstärker für den DMS durchführt. Benjamin G. schrieb: > Oder muss ichs kapazitiv trennen? In diesem Thread weiß nur ein Einziger, **was** du überhaupt machen willst: du selber. Wenn du uns an dieser Information teilhaben lässt, können wir dir sicher helfen, herauszufinden, **wie** du es machen solltest.
Lothar M. schrieb: > In diesem Thread weiß nur ein Einziger, **was** du überhaupt machen > willst: du selber. Wenn du uns an dieser Information teilhaben lässt, > können wir dir sicher helfen, herauszufinden, **wie** du es machen > solltest. Mit anderen Worten. Siehe Netiquette.
Gerhard O. schrieb: > Der Bordhersteller hat davon in den Gerber Daten keinen Anhaltspunkt und > ist vollkommen blind dafür. Deshalb funktioniert das auch. Dieser Trick funktioniert aber nur dann, wenn der Leiterplattenhersteller die Daten für den elektrischen Test aus den Gerber-Daten selbst extrahiert und nicht etwa mitgelieferte IPC-D-356-Daten verwendet. Ansonsten würde er ja einen Kurzschluss zwischen den Netzen feststellen. Viele Leiterplattenhersteller verlangen für Fertigungsaufträge gemäß IPC-A-600 Class 3 jedoch, dass eben auch die IPC-D-356-Daten vorliegen. Ich weiß aber nicht, ob dies nur sicherheitshalber oder auf Grund normativer Vorgaben erfolgt. Nachtrag: Ich habe mal nachgeschaut, wie Altium Designer mit Net-Ties und IPC-D-356-Daten umgeht. Bis einschließlich V19.x ließ sich da nix konfigurieren, seit V20 gibt es bei den Einstellungen die Option "Merge Net-Tie Nets - when enabled, if a design contains nets connected by Net-Tie components, these nets will report as distinguished single nets in the netlist." Eine ausführliche Erläuterung, wie verschiedene EDA-Programme mit Net-Ties und Netzlisten umgehen, findet sich hier: https://gitlab.com/kicad/code/kicad/-/issues/2018 Offenbar ist das schon seit vielen Jahren ein heiß diskutiertes Thema.
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Benjamin G. schrieb: > Ok. Dachte ein Opto-Koppler sei ausreichend. Oder muss ichs kapazitiv > trennen? Reicht dann einfach ein Elko? Induktiv ist da ja nix, ich ja > keine Spulen. Das steht doch alles auf Seite 42 Deiner geheimen Anforderungsspezifikation.
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Andreas S. schrieb: > Gerhard O. schrieb: >> Der Bordhersteller hat davon in den Gerber Daten keinen Anhaltspunkt und >> ist vollkommen blind dafür. Deshalb funktioniert das auch. > > Dieser Trick funktioniert aber nur dann, wenn der > Leiterplattenhersteller die Daten für den elektrischen Test aus den > Gerber-Daten selbst extrahiert und nicht etwa mitgelieferte > IPC-D-356-Daten verwendet. Ansonsten würde er ja einen Kurzschluss > zwischen den Netzen feststellen. Viele Leiterplattenhersteller verlangen > für Fertigungsaufträge gemäß IPC-A-600 Class 3 jedoch, dass eben auch > die IPC-D-356-Daten vorliegen. Ich weiß aber nicht, ob dies nur > sicherheitshalber oder auf Grund normativer Vorgaben erfolgt. Deine Bedenken hatte ich anfänglich auch. Haben sich aber niemals bestätigt. Abgesehen davon, verletzt es keine Gerber DRC Regeln. Die Gerber Daten geben keinen Aufschluss, ob eine doppelseitige PAd durchkontaktiert ist, oder nicht. Sie liegen darueber. Da der Hersteller keine ECAD Netlisten bekommt, ist das von ihm nicht detektierbar. Es geht aber noch auch anders und ohne NETJOINT Komponente: Im Beispiels-Schaltbild bleiben GND und RGND getrennt und haben respektive GND und RGND als Nets. An der Stelle wo die beiden Nets zusammenkommen dürfen, plaziere ich oben und unten eine "freie" PAD, die respektive nicht wie normal als Through-Layer designiert ist, sondern als TOP und BOTTOM PAD genau übereinander. Da dies in der GERBER Domain nicht bemerkbar ist, wird diese Doppel-PAD in der üblichen Weise durchkontaktiert. Der ECAD DRC kann dies aber auch nicht bemerken, weil die PADS ja aus ECAD Sicht nicht durchkontaktiert sind. Vias lassen sich für diesen Trick nicht verwenden. Die sind natuerlich immer durchkontaktiert und würden zu einem DRC Fehler führen. Die Verwendung einer freien PAD hat den Vorteil, dass man die Größe genau anpassen kann und bei großen Strömen sich parallelisieren lassen. Man hat also viel Flexibilität. Die Bilder im Anhang geben ein konkretes Beispiel dieser Art. Wie gesagt, dies ist mein persönlicher Trick und funktioniert für mich. Jeder muss selber beurteilen ob dies annehmbar ist. Ich habe es schon unzählige Male angewendet. Die drei letzten Bilder zeigen das zuerst besprochene Beispiel mit Schaltbild NETJOINT.
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Gerhard O. schrieb: > Im Beispiels-Schaltbild bleiben GND und RGND getrennt und haben > respektive GND und RGND als Nets. An der Stelle wo die beiden Nets > zusammenkommen dürfen, plaziere ich oben und unten eine "freie" PAD, die > respektive nicht wie normal als Through-Layer designiert ist, sondern > als TOP und BOTTOM PAD genau übereinander. Da dies in der GERBER Domain > nicht bemerkbar ist, wird diese Doppel-PAD in der üblichen Weise > durchkontaktiert ist halt pfusch ersten Ranges und nochmal: Normalerweise sollte das System da einen nicht erlaubten Kurzschluss erkennen im Design rule check. Wenn 2 Pads, welche auf unterschiedlichen Netzen liegen, mit einem THR loch verbunden sind, egal ob das noch ein separater Padstack ist oder nicht, dann MUSS das CAD System das als Kurzschluss anmeckern. Tut es das nicht, taugt es nicht, weil man dann ja sich, ich schrieb es schon, auf nichts verlassen kann, was der DRC ausspuckt. Gerhard O. schrieb: > Da dies in der GERBER Domain > nicht bemerkbar ist, wird diese Doppel-PAD in der üblichen Weise > durchkontaktiert Auch in den Gerber Daten sieht man hier 2 Pads übereinander geblitzt. Dir fällt das in deinem System nicht auf, dem LP Fertiger springt das in der CAM Bearbeitung aber an, wenn es ihn interessiert. Gerhard O. schrieb: > Der ECAD DRC kann dies aber auch nicht bemerken, weil > die PADS ja aus ECAD Sicht nicht durchkontaktiert sind. Das verstehe ich immer noch nicht. Wie kann Das CAD System das nicht bemerken, wenn du ein Loch in ein vorhandenes Pad dengelst? Die einzige Möglichkeit, wie das geht währe, wenn man ein vergrabenes Loch designt, was in den Innenlagen zwischen den beiden Pads liegt und dann diese Bohrung mit ins THT File übernimmt. Wie gesagt, der DRC muss(!) bemerken, wenn irgendeine mögliche leitende Verbindung (und das ist ein THR Loch nunmal per Definition) 2 unterschiedliche Netze miteinander verbindet. Ich würde mich jedenfalls nicht trauen, solchen Pfusch zu fabrizieren, am besten noch unkommentiert. Jemand anders, der irgendwann mal mit den Daten arbeiten muss, wird das definitiv verkacken.
Gerhard O. schrieb: > plaziere ich oben und unten eine "freie" PAD, die > respektive nicht wie normal als Through-Layer designiert ist, sondern > als TOP und BOTTOM PAD genau übereinander. Und warum werden in den Polygonen, auf denen diese Pads liegen, diese bei der nächsten Gelegenheit nicht wieder ausgespart? Hast Du entsprechende Design Rules mit "Direct connection" hierfür definiert? Ganz ganze sieht mir doch nach ziemlichem Pfusch mit Ausnutzen irgendwelcher Softwarefehler aus.
Andreas S. schrieb: > Gerhard O. schrieb: >> plaziere ich oben und unten eine "freie" PAD, die >> respektive nicht wie normal als Through-Layer designiert ist, sondern >> als TOP und BOTTOM PAD genau übereinander. > > Und warum werden in den Polygonen, auf denen diese Pads liegen, diese > bei der nächsten Gelegenheit nicht wieder ausgespart? Hast Du > entsprechende Design Rules mit "Direct connection" hierfür definiert? > Ganz ganze sieht mir doch nach ziemlichem Pfusch mit Ausnutzen > irgendwelcher Softwarefehler aus. ECAD Fehler gibt es nicht in ALTIUM, noch in PR99SE, weil gegen keine ECAD Regel verstoßen wird und sich der "Trick" auf die Tatsache stützt, daß GERBER keine ECAD Net-Daten zur Verfügung hat und es deswegen für die CAM DRC nicht erkennbar ist. Die Ausnützung von individuellen Ober- und Unterseiten Pads mit unterschiedlichen Nets zwischen den Seiten der Bord ist kein ECAD Verstoß irgendeiner Art und deswegen auch kein Pfusch, wie ihr es bewertet. Auch der Schaltbild ERC hat nichts auszusetzen. Es ist legitim, auch wenn ihr es teilweise anders seht. In Altium lassen sich die Nets ohnehin zusammenfassen. Damals, in PR99SE gab es diese Möglichkeit aber noch nicht. Aber lassen wir das. Kann man naemlich sehen, wie man will. ECAD DRC ist damit 100% glücklich. Was soll also alles Weitere. Solange es dokumentiert ist in den Unterlagen, besteht da keinerlei Risiko. Ich habe das in vielen Bords in 25 Jahren ohne Rückfragen seitens der Hersteller schon angewendet und hat den Zweck erfüllt. Wenn es Pfusch in Euren Augen ist, so be it!
Andreas S. schrieb: > Gerhard O. schrieb: >> plaziere ich oben und unten eine "freie" PAD, die >> respektive nicht wie normal als Through-Layer designiert ist, sondern >> als TOP und BOTTOM PAD genau übereinander. > > Und warum werden in den Polygonen, auf denen diese Pads liegen, diese > bei der nächsten Gelegenheit nicht wieder ausgespart? Hast Du > entsprechende Design Rules mit "Direct connection" hierfür definiert? > Ganz ganze sieht mir doch nach ziemlichem Pfusch mit Ausnutzen > irgendwelcher Softwarefehler aus. Nein. Alles läuft normal. Keine speziellen Einstellungen waren da notwendig. War wie jede andere normale Bord. Spezielle Rules mußten dafür nicht gemacht werden.
Christian B. schrieb: > Das verstehe ich immer noch nicht. Wie kann Das CAD System das nicht > bemerken, wenn du ein Loch in ein vorhandenes Pad dengelst? Die einzige > Möglichkeit, wie das geht währe, wenn man ein vergrabenes Loch designt, > was in den Innenlagen zwischen den beiden Pads liegt und dann diese > Bohrung mit ins THT File übernimmt. Wie gesagt, der DRC muss(!) > bemerken, wenn irgendeine mögliche leitende Verbindung (und das ist ein > THR Loch nunmal per Definition) 2 unterschiedliche Netze miteinander > verbindet. Ich würde mich jedenfalls nicht trauen, solchen Pfusch zu > fabrizieren, am besten noch unkommentiert. Jemand anders, der irgendwann > mal mit den Daten arbeiten muss, wird das definitiv verkacken. Das siehst Du nicht ganz richtig. Auf der ECAD Seite ist alles normal eingestellt. Erst in der Herstellung wird diese Verbindung hergestellt. Ich nütze lediglich die Tatsache aus, daß GERBER ohne ECAD Netzdaten arbeiten muss und es deshalb für die CAM DRC nicht erkennbar ist. Das hat mit ECAD absolut nichts zu tun.
Christian B. schrieb: > Auch in den Gerber Daten sieht man hier 2 Pads übereinander geblitzt. > Dir fällt das in deinem System nicht auf, dem LP Fertiger springt das in > der CAM Bearbeitung aber an, wenn es ihn interessiert. Hat es niemals. Ich erhielt noch von keinen Hersteller jemals eine Rückfrage deswegen. Das schließt einige Nordamerikanische Hersteller wie Chinesische Hersteller ein. Für CAM ist das kein Verstoß. Auf der CAM Seite würde so eine Verbindung eben keinen großen Sinn ergeben. Ohne Kenntnis der Netz Hintergründe ist das nur eine "Oddity", aber kein CAM Fehler.
Christian B. schrieb: > ist halt pfusch ersten Ranges und nochmal: Normalerweise sollte das > System da einen nicht erlaubten Kurzschluss erkennen im Design rule > check. Wenn 2 Pads, welche auf unterschiedlichen Netzen liegen, mit > einem THR loch verbunden sind, egal ob das noch ein separater Padstack > ist oder nicht, dann MUSS das CAD System das als Kurzschluss anmeckern. > Tut es das nicht, taugt es nicht, weil man dann ja sich, ich schrieb es > schon, auf nichts verlassen kann, was der DRC ausspuckt. Ist aber nicht der Fall, weil die ECAD, die Oberseite und Unterseite Pad als separate Entitäten klassifiziert und deshalb unterschiedliche Netze haben dürfen. Erst bei der CAM und Herstellung wird diese Verbindung gemacht. Es wird nirgendwo gegen irgendwelche ECAD oder CAM Regel verstoßen. Und wie gesagt, müssen keine speziellen ECAD Regeln gesetzt werden. Es wird alles normal gehandhabt.
Hier ist der PCB DRC der gezeigten Bord: Protel Design System Design Rule Check PCB File : BaseBoardPB_R104\MotherboardPB.pcb Date : 17-Jul-2019 Time : 06:21:44 Processing Rule : Clearance Constraint (Gap=12mil) (Is a Polygon ),(On the board ) Rule Violations :0 Processing Rule : Short-Circuit Constraint (Allowed=Not Allowed) (On the board ),(On the board ) Rule Violations :0 Processing Rule : Broken-Net Constraint ( (On the board ) ) Rule Violations :0 Processing Rule : Clearance Constraint (Gap=10mil) (On the board ),(On the board ) Rule Violations :0 Processing Rule : Width Constraint (Min=7mil) (Max=100mil) (Prefered=10mil) (On the board ) Rule Violations :0 Processing Rule : Hole Size Constraint (Min=16mil) (Max=150mil) (On the board ) Rule Violations :0 Violations Detected : 0 Time Elapsed : 00:00:03
Ok. Der verwendete Controller zieht nicht so viel Strom, dann ist das insgesamt nicht so kritisch, schätze ich? Andererseits kam mir jetzt nach der Diskussion hier der Gedanke, ob ich nicht nen ESP statt nem Arduino verwenden soll, um Pins zu sparen. Gerhard O. schrieb: > Für 2-layer Bords, Bei mir geht's aber um ein 4 lagiges Board. Kann man da jetzt vergleichbar vorgehen? Würds gerne mit Eagle machen, Altium wäre mir jetzt erst mal zu viel Overkill.
Benjamin G. schrieb: > zieht nicht so viel Strom, dann ist das > insgesamt nicht so kritisch, schätze ich? Die Stromaufnahme der ESP Chips schwankt extrem schnell und stark, damit sind einige LDO Spannungsregler (ohne üppige Stützkondensatoren) überfordert.
Benjamin G. schrieb: > Ok. Der verwendete Controller zieht nicht so viel Strom, dann ist das > insgesamt nicht so kritisch, schätze ich? Niemand von uns kennt Dein Projekt und dessen technische Anforderungen. Du ignorierst konsequent jegliche Rückfragen, forderst aber weiterhin verbindliche Ratschläge. > Bei mir geht's aber um ein 4 lagiges Board. Kann man da jetzt > vergleichbar vorgehen? Würds gerne mit Eagle machen, Altium wäre mir > jetzt erst mal zu viel Overkill. Die Vorgehensweise bei der Definition von Net-Ties hängt extrem vom jeweils verwendeten EDA-System ab. Bei Eagle geht das komplett anders als bei Altium. Und Du verrätst ja nicht einmal, welche Eagle-Version Du einsetzt.
Benjamin G. schrieb: > Ok. Der verwendete Controller zieht nicht so viel Strom, dann ist > das > insgesamt nicht so kritisch, schätze ich? Andererseits kam mir jetzt > nach der Diskussion hier der Gedanke, ob ich nicht nen ESP statt nem > Arduino verwenden soll, um Pins zu sparen. > > Gerhard O. schrieb: >> Für 2-layer Bords, > > Bei mir geht's aber um ein 4 lagiges Board. Kann man da jetzt > vergleichbar vorgehen? Würds gerne mit Eagle machen, Altium wäre mir > jetzt erst mal zu viel Overkill. Um das richtig zu beantworten können, wäre es wichtig mehr über die Anwendung und geplante Schaltung zu wissen. Man kann oft gut mit nur einer durchgehenden Masseflaeche auskommen, wenn man weiß, wo man aufpassen muss und natuerlich auch die Natur der Elektronik. Ich setze Netjoints immer bei Schaltreglern ein um vollkommene Kontrolle über den Stromfluß des Wandlers in seinen Umschaltphase zu haben. Bei normalen Mikrocontroller Boards wie Arduino NANAO hatte ich noch nie irgendwelche Probleme mit den Analogs. In der Hauptsache geht es darum, Stromschleifen zwischen Analog und digitalen Schaltsignalen zu vermeiden. Wenn man sich darueber Gedanken macht, kann man Vieles Schlechte vermeiden. (Wer früher NF-Verstaerker konstruiert und gebaut hat, weiß davon eine Liedchen zu singen). Normale langsam schaltende IO Pins sind in der Regle kein Problem. Man muss aber bei PWM aufpassen, da kann ungünstige Leitungsführung durch Cross-talk Schaden anrichten. SPI und I2C sind da weniger ein Problem. Bei Analog ist es wichtig die Analog Eingänge von Störeinkopplungen freizuhalten. Oft helfen Stuetz-Cs in der Nähe der Eingangs-Pins und Entkopplung Widerstände und ein sauberer Massepunkt in der Stromversorgung. Stromschleifen zwischen Analog und Digital müssen vermieden werden, weil Vdd bei schnellschaltenden Schaltungen wie uC, lokal sehr verseucht sind. Deshalb sind dort Cs, vorschriftsmäßig angeschlossen, sehr kritisch. Was Deine Frage bezüglich EAGLE betrifft, da kann ich Dir nicht viel Hilfe geben, weil ich nur PR/Altium. kenne. Dort ist das leicht kontrollier- und einstellbar. Um meinen Trick ausnützen zu können, muss EAGLE fähig sein, die Durchkontaktierung aufzuheben und Oberseite und Unterseite als zwei unabhängige Pads, was Netzbenennung betrifft, anzusehen. Dann kannst Du die beiden Netze so wie von mir gezeigt unabhängig miteinander verbinden. Das mußt Du halt auskundschaften. Ich weiß wirklich nicht wie EAGLE das anstellt. Bei vierlagigen Bords hatte auch ich insofern damit Probleme mit GND Layern, die sich dann nicht mit der GND Pad außen verbanden. Vielleicht könnte man dieses Problem auch beheben. Habe ich aber nie versucht. Die meisten meiner Bords waren immer 2-Layer, wo es auch wie gewünscht funktionierte, weil ich mir damals vor 20+ Jahren keine vierlagigen Bords privat leisten konnte.
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Ausschnitt vom Schaltplan s.u. Eagle Version 4.7 Monk schrieb: > Die Stromaufnahme der ESP Chips schwankt extrem schnell und stark, damit > sind einige LDO Spannungsregler (ohne üppige Stützkondensatoren) > überfordert. Ok, dann kein ESP. @Gerhard O. Top, danke dir. Das hilft mir weiter.
Angehängte Dateien:
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Netzuebergabe.png
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Bei mir sieht das in KiCAD so aus, siehe Anhang. Geht auf einen Tipp aus dem Forum zurück. Das "Verbindungskupfer" ist Teil des "Bauteils", keine Leiterbahn sondern gemalte Fläche. Der DRC ignoriert das.
Benjamin G. schrieb: > Ausschnitt vom Schaltplan s.u. Offenbar hast Du die Application Notes, insbesondere "EMI Considerations" nicht gelesen bzw. deren Inhalte nicht berücksichtigt. Und die Datenblattangabe "Capacitive Load" mit 2200 µF stellt auch die Obergrenze für die kapazitive Belastung dar und nicht den Bauteilewert für den ausgangsseitigen Kondensator. Warum muss es überhaupt ein isolierter DC/DC-Wandler für eine Anwendung ohne galvanische Trennung sein? Die Schaltung mit dem NPN-Transistor, der das "Messgerät" versorgt, ist auch völliger Unsinn. Da wird weder eine saubere Versorgungsspannung noch ein brauchbares Messsignals bei herauskommen. Die Frage, ob ein Transistor/MOSFET in Kollektorschaltung/Sourceschaltung zum Schalten von Versorgungsspannungen geeignet ist, wurde hier schon in unzähligen Thread in beliebiger Ausführlichkeit diskutiert. <spoiler>Die Antwort lautet in den meisten Fällen: Nein! So auch in diesem Fall.</spoiler>
Wenn man mehrere Schaltregler auf der selben Massefläche einsetzt, kann das zu Problemen führen. Ich hatte so einen Fall schonmal. Ich hab die Schaltregler dann in Inseln verbannt und einen 2mm Burggraben drum herum gezogen, welcher nur an 2 Stellen geöffnet war: dort, wo die Versorgungsspannung in die Insel gelangte und dort, wo die gewandelte Spannung diese wieder verließ. Ich hab sogar emv Messungen mit dem Design gemacht, da lagen Welten dazwischen. Oder in dem Fall 40dB.
Christian B. schrieb: > Wenn man mehrere Schaltregler auf der selben Massefläche einsetzt, kann > das zu Problemen führen. Ich hatte so einen Fall schonmal. Ich hab die > Schaltregler dann in Inseln verbannt und einen 2mm Burggraben drum herum > gezogen, welcher nur an 2 Stellen geöffnet war: dort, wo die > Versorgungsspannung in die Insel gelangte und dort, wo die gewandelte > Spannung diese wieder verließ. Ich hab sogar emv Messungen mit dem > Design gemacht, da lagen Welten dazwischen. Oder in dem Fall 40dB. Und was ist die Erklärung für den Effekt? Allgemeingültig ist das mal sicher nicht (Hallo Lothar).
Benjamin G. schrieb: > Kollege meinte, man bräuchte keine getrennten Massen, > wenns eine durchgängige Massenfläche auf einem Extralayer gibt. Das geht nur bei sehr einfachen Schaltungen ohne besondere Anforderungen gut. Sobald mal empfindliche Eingänge, hohe Ströme, hohe Spannungen hat, fällt man damit auf die Nase. Ich benötige eigentlich immer viele GND-Bereiche, die nur an definierten Stellen verbunden sind. Damit sie nicht versehentlich woanders verbunden werden, bekommen sie eigene Namen (AGND, DGND, PGND usw.) und werden dann über Net-Ties angeschlossen. Man muß seine Schaltungen genau verstehen, damit man weiß, wo hohe Ströme fließen und Spannungsabfälle bewirken können. Oder wo Überspannungen über Transzorbdioden bzw. Gasableiter hingeleitet werden, ohne daß die CPU dabei abstürzt. Z.B. einen Shunt mit Vierleiteranschluß, verbinde ich über ein Net-Tie, damit der OPV nicht mit an der GND-Fläche kontaktiert wird.
Peter D. schrieb: >> Kollege meinte, man bräuchte keine getrennten Massen, >> wenns eine durchgängige Massenfläche auf einem Extralayer gibt. > > Das geht nur bei sehr einfachen Schaltungen ohne besondere Anforderungen > gut. Sobald mal empfindliche Eingänge, hohe Ströme, hohe Spannungen hat, > fällt man damit auf die Nase. Soso. Schon mal ein aktuelles Mainboard für PCs angeschaut? Oder ähnliche Platinen mit viel hochintegrierten ICs?
Falk B. schrieb: > Schon mal ein aktuelles Mainboard für PCs angeschaut? Und schon mal gehört, wie die Analoganschlüsse deswegen pfeifen, prasseln usw. im Takt der Maus, Graka, HDD. Ich gehe nur noch digital vom Mobo in den Receiver. Die Mobos sind einfach nicht für empfindliche Analogsignale designet. Auch fast alle meine MP3 Player haben schön gefiept an leisen Stellen. Daß andere Leute sich keine Mühe geben, was ordentlich funktionierendes abzuliefern, muß man sich ja nicht als Vorbild nehmen.
Peter D. schrieb: >> Schon mal ein aktuelles Mainboard für PCs angeschaut? > > Und schon mal gehört, wie die Analoganschlüsse deswegen pfeifen, > prasseln usw. im Takt der Maus, Graka, HDD. Bei meinen PCs und Laptops nicht. > Ich gehe nur noch digital vom Mobo in den Receiver. > Die Mobos sind einfach nicht für empfindliche Analogsignale designet. > Auch fast alle meine MP3 Player haben schön gefiept an leisen Stellen. Auch das ist unbedingt ein Problem der Massefläche, oft eher der allgemeinen Stromversorgung. > Daß andere Leute sich keine Mühe geben, was ordentlich funktionierendes > abzuliefern, muß man sich ja nicht als Vorbild nehmen. Das ist gar nicht das Problem. Aber mal wieder mal deine Verallgemeinerung >> Kollege meinte, man bräuchte keine getrennten Massen, >> wenns eine durchgängige Massenfläche auf einem Extralayer gibt. >Das geht nur bei sehr einfachen Schaltungen ohne besondere Anforderungen >gut. Das ist so allgemein schlicht falsch. Denn dann fangen alle "Experten" an, Dutzende getrennte Masseflächen zu erzeugen und am besten jeden Teil galvanisch getrennt per DC/DC Schaltregler zu versorgen. Das ist Unfug. Eine durchgehende Massefläche ist zu 99% das Mittel der Wahl. Schau dir mal diverse HF-Schaltungen an. NATÜRLICH kann man auch mit einer Massefläche Unsinn machen und galvanische Verkopplungen von Leistungsteilen zu empfindlichen (Analog)teilen erzeugen. Das ist dann aber nicht die Schuld oder das Versagen der Massefläche sondern des Entwicklers, welcher diese als automatisches Wundermittel betrachtet.
Falk B. schrieb: > Und was ist die Erklärung für den Effekt? Allgemeingültig ist das mal > sicher nicht (Hallo Lothar). Ganz ohne Erklärung. Ich vermute irgendwelche Schwingungen, die die Step Downwandler gegenseitig beeinflussten. Ist einfach eine Beobachtung, die ich gemacht habe und mit Messwerten auch nachweisen kann. Peter D. schrieb: > Ich benötige eigentlich immer viele GND-Bereiche, die nur an definierten > Stellen verbunden sind. Damit sie nicht versehentlich woanders verbunden > werden, bekommen sie eigene Namen (AGND, DGND, PGND usw.) und werden > dann über Net-Ties angeschlossen. Aber wenn man das macht, muss man auch aufpassen, dass man keine Leiterzüge abseits der NetTies über die zwischen den Flächen entstehenden Gräben legt. Sonst bekommt man wieder ein EMV Problem, bei den allermeisten Signalen. Layouten ist halt mehr als nur ein paar Leitungen unterbringen. Dir ist das klar, aber dem TO vermutlich nicht.
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