Datentyp initialisieren

[Max M. (max_muster)]

Hallo,

ich habe ein Projekt von meinem Vorgaenger geerbt.
Er hat ein universelles Modul "delay_generic" geschrieben.
Fuer die Simulation moechte ich den Wert von data jetzt
initialisieren, bzw. auf 0 setzen. Wie kann ich das machen?

Gruss

Max

library ieee;
use ieee.std_logic_1164.all;

entity delay_generic is
  generic (
    type DATA_TYPE;
    LATENCY : natural
  );
  port (
    clk  : in  std_logic;
    din  : in  DATA_TYPE;
    dout : out DATA_TYPE
  );
end;

architecture rtl of delay_generic is
begin
  latency_generate : if (LATENCY = 0) generate
    dout <= din;
  else generate
    delay_block : block is
      type data_vector is array (natural range <>) of DATA_TYPE;
      signal data : data_vector(0 to LATENCY - 1); --  := (others => '0');
    begin
      process (clk) is
      begin
        if rising_edge(clk) then
          data <= din & data(data'left to data'right - 1);
        end if;
      end process;
      dout <= data(data'right);
    end block;
  end generate;
end;

[Markus F. (mfro)]

Max M. schrieb:
> Fuer die Simulation moechte ich den Wert von data jetzt
> initialisieren, bzw. auf 0 setzen. Wie kann ich das machen?

Nee, willst Du nicht. Du willst den Wert von data auf den Wert 
initialisieren, der für den gewählten Typ die 0 darstellt. Das ist was 
anderes.
Dazu musst Du den Wert irgendwie zum Elaborationszeitpunkt dahin 
bringen.

Zum Beispiel über ein zusätzliches Generic:

...
entity delay_generic is
  generic (
    type DATA_TYPE;
    LATENCY : natural;
    init_value : DATA_TYPE
  );

...
      signal data : data_vector(0 to LATENCY - 1) := (others => init_value);
...

Oder - wenn Du sowohl faul als auch schlau bist (und es dich nicht 
stört, dass andere den "Trick" erst mal nicht erkennen):

mit dem Wissen, dass (z.B.) uninitialisierte std_logic in der Simulation 
nicht deswegen den Wert 'U' annimmt, weil sie nicht initialisiert ist 
(wer euch das beigebracht hat, hat gelogen), sondern weil sie mit 'U' 
initialisiert wird (weil 'U' der "linkste" mögliche Wert des Typs ist 
und alle Signale in VHDL in der Simulation mit eben dem initialisiert 
werden) kannst Du die Initialisierung mit 0 einfach dadurch erzwingen, 
indem Du einen Datentyp nimmst, der eben 0 als "leftmost" Wert hat.

Also z.B. natural oder bit (oder irgendein anderer, selbst definierter 
Typ, dessen mögliche "leftmost value" eben 0 entspricht). Dazu musst Du 
an dem existierenden Code gar nichts ändern (möglicherweise aber aus 
anderen Gründen, aber da kommst Du noch drauf).

[Max M. (max_muster)]

Markus F. schrieb:
> ...

Vielen Dank.
Ich bin in der Zwischenzeit auf die gleiche
Loesung mit einem generic gekommen und es funktioniert.

Max

[J. S. (engineer)]

Max M. schrieb:
> Fuer die Simulation moechte ich den Wert von data jetzt
> initialisieren, bzw. auf 0 setzen. Wie kann ich das machen?

Ich tendiere bei solchen Fragen immer dazu, das ausdrücklich zu Beginn 
der Simulation zu tun. Man definiert den Anfangszustand so, wie man ihn 
in der Simulation voraussetzt. Gfs untersucht man so nämlich 
unterschiedliche Anfangsszenarien, was ja gerne ausgelassen wird und 
dann zur Verwunderung führt.

Fest im synthestisierte Initialisierungen machen in der Simulation nur 
dann Sinn, wenn wirklich garantiert ist, dass die HW hernach auch 
wirklich so arbeitet. Daher macht an der Stelle ein echter 
ausdrücklicher Reset auch wieder Sinn.