Hallo Leute,
bei Logik-ICs finde ich häufig eine Angabe zum "Propagation Delay", also
der Zeit zwischen Eingang des Taktes und der Änderung des Ausganges. In
den Datenblättern der ATMEGAs finde ich dazu nichts. Deshalb folgende
Frage, Angenommen ich habe folgenden Code:
1 | clr r16
|
2 | ser r17
|
3 | out DDRB, r17
|
4 | out PORTB, r16
|
5 | out PORTB, r17
|
6 | out PORTB, r16
|
7 | out PORTB, r17
|
8 | out PORTB, r16
|
9 | out PORTB, r17
|
Wie würde jetzt das Signal an den Portpins in Bezug auf den Systemtakt
aussehen? Irgendeine feste Phasenbeziehung muss es da doch geben.
Vielen Dank schon einmal für alle Antworten.
Gruß, DetlevT