loop synthese problem

[jojo (Gast)]

Hallo,

Ich hab eine VHDL-code in meinem Projekt wie folgenden geschrieben, aber 
leider nicht synthesierbar:

entity test is
generic ( ARR_SIZE: integer := 4; iteration : integer := 0);
port (
    clk         : in  STD_LOGIC;
    x_in        : in  MY_ARRAY (ARR_SIZE-1 downto 0);
    y_in        : in  MY_ARRAY (ARR_SIZE-1 downto 0);
    x_out       : out MY_ARRAY (ARR_SIZE-1 downto 0);
    y_out       : out MY_ARRAY (ARR_SIZE-1 downto 0)
    );
end test;
architecture Behavioral of test is

begin
    process (clk)
    variable Xtemp,Ytemp     :  MY_ARRAY(ARR_SIZE-1 downto 0);
      begin
        if clk'event and clk ='1' then
     for i in ARR_SIZE-1 downto 0 loop
           Xtemp(i) := x_in(i) + (y_in(i) sra iteration);
     Ytemp(i) := y_in(i) - (x_in(i) sra iteration);
           end loop;
        end if;
  x_out <= Xtemp;
  y_out <= Ytemp;
   end process;
end Behavioral;

wenn ich  Xtemp(i) := x_in(i) + y_in(i);
    Ytemp(i) := y_in(i) - x_in(i);
statt
          Xtemp(i) := x_in(i) + (y_in(i) sra iteration);
    Ytemp(i) := y_in(i) - (x_in(i) sra iteration);
versucht, klappt es schon.

Kennt jemand wie kann es korrigiert werden?

vielen danke!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jojo schrieb:
> aber leider nicht synthesierbar:
Mag sein.

> Kennt jemand wie kann es korrigiert werden?
Welche FEHLERMELDUNG bekommst du?
Vermutlich hast du für deinen Arraytyp MY_ARRAY keinen SRA Operator 
definiert.

[jojo (Gast)]

hallo，

meine Fehlermeldung ist: 
FATAL_ERROR:Xst:Portability/export/Port_Main.h:143:1.17 - This 
application has discovered an exceptional condition from which it cannot 
recover.  Process will terminate. For technical support on this issue, 
please open a WebCase with this project attached at 
http://www.xilinx.com/support.

Process "Synthesis" failed

SRA funktioniert gut. wenn ich z.B nur
    Xtemp(i) := y_in(i) sra iteration;
    Ytemp(i) := x_in(i) sra iteration;
schreib,Synthese klappt auch.

Danke!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jojo schrieb:
> wenn ich
>     Xtemp(i) := x_in(i) + y_in(i);
>     Ytemp(i) := y_in(i) - x_in(i);
> versucht, klappt es schon.

jojo schrieb:
> SRA funktioniert gut. wenn ich z.B nur
>     Xtemp(i) := y_in(i) sra iteration;
>     Ytemp(i) := x_in(i) sra iteration;
> schreib,Synthese klappt auch.

Dann probier doch mal, noch einen Zwischenschritt in der Berechnung 
einzuführen:

begin
    process (clk)
    variable Xtemp,Ytemp     :  MY_ARRAY(ARR_SIZE-1 downto 0);
    variable help            :  MY_ARRAY(0 downto 0);
    begin
      if clk'event and clk ='1' then
          for i in ARR_SIZE-1 downto 0 loop
           help(0)  := y_in(i) sra iteration;
           Xtemp(i) := x_in(i) + help;
           help(0)  := x_in(i) sra iteration;
           Ytemp(i) := y_in(i) - help;
          end loop;
       end if;
     x_out <= Xtemp;
     y_out <= Ytemp;
   end process;
end Behavioral;

[jojo (Gast)]

hallo  Lothar,

Den ähnlichen Zwischenschritt hatte ich auch versucht, aber es ging auch 
nicht.

Aber danke dir sehr!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

jojo schrieb:
> meine Fehlermeldung ist: FATAL_ERROR:Xst...
Welche Version verwendest du?

Probier das mal aus:
Beitrag "Re: Signal initialisieren"

[jojo (Gast)]

Ich benutze version 10.1, danke

[Duke Scarring (Gast)]

ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 13: <my_array> is not declared.
ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 14: <my_array> is not declared.
ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 15: <my_array> is not declared.
ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 16: <my_array> is not declared.

Wie sieht denn die Definition von MY_ARRAY aus?

Duke

[jojo (Gast)]

hallo,
Ich hab in meinen eigenen Library "LIB_TYP" eine Package:

 package  ARRAY_TYPE is
 type MY_ARRAY is array(natural range <>) of sfixed (3 downto -10);
 end  ARRAY_TYPE;

definiert.

Danke!

[Duke Scarring (Gast)]

jojo schrieb:

 type MY_ARRAY is array(natural range <>) of sfixed (3 downto -10);

Mutig, mutig. Kannst Du mal bitte auf die von Dir verwendete Version der 
fixed-Bibliothek verweisen?!?

Duke

[jojo (Gast)]

hallo duke,

library IEEE, ieee_proposed;
use IEEE.STD_LOGIC_1164.ALL;
use ieee_proposed.fixed_float_types.all;
use ieee_proposed.fixed_pkg.all;
use IEEE.NUMERIC_STD.ALL;
library LIB_TYP;
use LIB_TYP.ARRAY_TYPE.ALL;


Die Package fixed_float_types_c und fixed_pkg_c werden unter
 http://www.eda-stds.org/fphdl/  herunterladen, siehe  source code von 
xilinx 11.1.

[Duke Scarring (Gast)]

jojo schrieb:
> library IEEE, ieee_proposed;
> use IEEE.STD_LOGIC_1164.ALL;
> use ieee_proposed.fixed_float_types.all;
> use ieee_proposed.fixed_pkg.all;
> use IEEE.NUMERIC_STD.ALL;
> library LIB_TYP;
> use LIB_TYP.ARRAY_TYPE.ALL;
Eieiei, das man Dir alles aus der Naes ziehem muß, nur um mal Code zu 
erhalten, der sich compilieren läßt ;-)

$ vcom ../rtl/array_test.vhd
Model Technology ModelSim PE vcom 10.0c Compiler 2011.07 Jul 21 2011
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Loading package NUMERIC_STD
-- Loading package fixed_float_types
-- Loading package fixed_pkg
-- Compiling package ARRAY_TYPE
-- Loading package ARRAY_TYPE
-- Compiling entity test
-- Compiling architecture Behavioral of test

Nächste Frage: Hast Du eine Testbench?

Ansonsten habe ich mal die Zuweisung von den Variablen zum Signal mit in 
den synchronen Teil reingenommen. Das sagt xst folgendes:

Elaborating entity <test> (architecture <Behavioral>) with generics from library <work>.
ERROR:HDLCompiler:410 - "../rtl/array_test.vhd" Line 51: Expression has 15 elements ; expected 14

Jetzt bist Du erstmal wieder dran.

Duke

[jojo (Gast)]

Hallo Duke,

Danke dir. Und das Compile ist kein problem wenn mann
     Xtemp(i) := resize( x_in(i) + (y_in(i) sra iteration),3,-10);
     Ytemp(i) := resize( y_in(i) - (x_in(i) sra iteration),3,-10);
schreibt. Das problem ist，dass es  immer nicht synthesierbar ist.

Ich hab eine Testbench geschrieben,aber gib's auch noch fehler.

noch mal danke.

[Duke Scarring (Gast)]

jojo schrieb:
> Ich hab eine Testbench geschrieben,aber gib's auch noch fehler.
Die muß erstmal laufen.

Und immer dran denken: Du willst Hardware bauen. Dein Testmodul hat 
schon 225 Ein-/Ausgänge. Kommen die Daten wirklich parallel? Und muß in 
jedem Takt ein Ergebnis entstehen?

Duke

[Christian R. (supachris)]

Naja, wie er die Zahl der IOBs verringert, hat er ja auch schon mehrfach 
angefragt. So richtig den Eindruck, dass er weiß, was er da tut, habe 
ich nicht....