Hallo! Ich habe eine kleine Treiberlektronik für Stepper-Motoren entworfen. Um auch leistungsstärkere Motoren anschließen zu können, habe ich ein Steuer-IC mit externer und diskret aufgebauter H-Brücke verwendet. Ich habe für die Schaltung ein PCB-Layout gemacht bei dem ich mir nicht ganz klar bin, ob und wie ich Masseflächen vorsehen soll. Angehängt ist das Schaltbild von Steppersteuerungs- und µC-Teil, außerdem zwei Bilder vom Layout (einmal mit und einmal ohne die Bauteile). Ist es ratsam, die gesamte Platine, Top und Bottom, mit einer durchgehenden Fläche zu versehen? Oder sollte man getrennte Masseflächen für µC-Teil, schrittmotorsteuerung und Leistungsteil verwenden? Oder garkeine Fläche beim Leistungsteil (hab ich auch schon mehrfach gesehen)? Nach welchen Kriterien entscheidet man das? Ich denke man merkt (und sieht auch an dem Layout), dass ich noch übe... Also bitte nicht mit Kritik sparen, das übliche Anfänger-Bashing hilft mir allerdings garnichts ;-). Achso: sollte jemandem noch anderer grober Unfung auffallen, wäre ich daran natürlich auch interessiert. Vielen Dank und viele Grüße! John
Eine Massefläche ist nur dann eine Fläche wenn sie ein eigener Layer ist und höchstens darin Löcher (für Pins) hat, aber keine Schlitze (in denen ganze Leiterbahnen verlaufen) Das "vollgiessen" der Reste einer Seite mit Kupfer ist eher Unsinnig. Deine Platine ist sinnvoller, weil bei ihr der Stromfluss der Masse- und Spannungszuleitung erkennbar ist und geleitet wird. Allerdings scheint mir die Stromschleife (von + über den Treiber-IC zum Gate von Source zum Masenaschluss des Treiber-ICs und über den Stützkondenstaor zu dessen +) recht dünn zu sein. Das Problem deiner Platine sind die Hochstrom (und durch Chopperbetrieb mit hohen dU/dt) belegten Leitungen der H-Brücke, die verlaufen senkrecht. Eine dazu parallel laufende Leitung im Ansteuerteil bekommt wie bei einem Trafo etwas eingekoppelt, schliesslich wirken die Leiterbahnen wie Sende- und Empfangsantennen, zumindest auf Frequenzen deren Wellenlänge der Leiterbahnlänge entspricht. Da aber die Kopplung abnimmt, je weiter die Bahnen weg sind, und eine "Schirmwicklung" das abblocken kann, wäre es sinnvoll, sich darum Gedanken zu machen. Diese Schirmwicklungsfunktion würde eine Massefläche als extra Layer unter der Ansteuerschaltung bewirken. Sehe ich eigentlich 100nF zwischen D und S jeden MOSFETs ? Wegmachen.
Danke MaWin! Die angesprochene Schleife von Steuer-IC zu den Mosfets kann ich ja problemlos noch etwas breiter machen. Ich wollte die Platine übrigens sowieso mit 70 µm Kupferdicke herstellen lassen. Ich dachte allerdings, dass in dieser Schleife nicht viel Strom fließt, täusche ich mich da? Dein anderer Punkt ist natürlich problematischer. Ich habe schon extra darauf geachtet, dass mehr oder weniger alle Leiterbahnen waagerecht aus dem Leistungsteil rauslaufen (also 90° zu den dicken Bahnen) aber natürlich gibt es auch parallele Leiterbahnen im Steuerteil. Aber Deine Gegenmaßnahme habe ich nicht ganz verstanden. Noch eine zusätzliche Layer mit Masse? Also auf Multlayer wollte ich aus kostengründen nicht ausweichen... Würde da nicht doch eine Massefläche oben und unten helfen? Wenn diese zwischen den Leistungs- und Steuerleiterbahnen liegt, sollte sie doch abschirmend wirken. Zu den 100 nF an den Mosfets: evnt hab ich da das Datenblatt falsch verstanden, habe mich auch darüber gewundet, aber gelesen (siehe Anhang, S. 15): "4. Consider the use of small (100 nF) ceramic decoupling capacitors across the source and drain of the power FETs to limit fast transient voltage spikes caused by trace inductance." Vielen Dank nochmal! John
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Hallo! Ich habe nochmal zwei Nachfragen: Das erste was ich mir nach MaWins Hinweis überlegt habe ist, welche Frequenzen denn potentiell einkoppeln würden. Ausgehend von der Prämisse, dass die Leitbahnlänge der Wellenlänge entspricht, komme ich auf Frequenzen im ein- bis zweistelligen GHz-Bereich. Also: Leiterbahn von 10 mm läuft parallel zu HF/Power Signalen, dann sollte f = c/l, also 3e8 / 10e-3 = 3e10 = 30 GHz sein. Natürlich habe ich nicht nur sinusartige Signale in der Schaltung, aber haben die Rechtecke in den hohen Frequenzen denn noch soviel Power, dass sie praktisch stören können? Also ich will hier nicht gegen die Erfahrung von Fachleuten argumentieren, ich möchte die Sache nur einigermaßen verstehen... Das zweite was ich mich frage ist, ob eine "Massebahn" um den HF-Powerteil (hier die H-Brücke) nicht auch abschirmend wirken würde. Also im Prinzip so wie auf dem anhängenden auf-die-Schnelle-Bildchen dargestellt. Wäre nett, wenn das nochmal jemand kommentieren könnte. Danke! Gruß John
@ John (Gast) >Frequenzen denn potentiell einkoppeln würden. Ausgehend von der >Prämisse, dass die Leitbahnlänge der Wellenlänge entspricht, Das ist Strahlungskopplung. Darüber brauchst du dir bei DER Platine keinen Kopf machen. > komme ich >auf Frequenzen im ein- bis zweistelligen GHz-Bereich. Also: Leiterbahn >von 10 mm läuft parallel zu HF/Power Signalen, dann sollte f = c/l, also >3e8 / 10e-3 = 3e10 = 30 GHz sein. Pi mal Daumen ja, wenn gleich bei Leiterbahnen ein Verkürzungsfaktor von 0,5-0,7 hinzukommt. >sinusartige Signale in der Schaltung, aber haben die Rechtecke in den >hohen Frequenzen denn noch soviel Power, dass sie praktisch stören >können? Power ja, 30GHz nein. >HF-Powerteil (hier die H-Brücke) nicht auch abschirmend wirken würde. >Also im Prinzip so wie auf dem anhängenden auf-die-Schnelle-Bildchen >dargestellt. Ja, das ist eine kapazitive Abschirmung. Und das sind in dieser Kategorie von Platine auch die wesentlichsten Koppelmechanismen. Kapazitiv und induktiv. MFG Falk
Okay, vielen Dank! Wenn ich dann nochmal nachfragen darf: es macht dann also schon Sinn, die Signale durch Masseflächen gegeneinander abzuschirmen? Also würde ich im einfachsten Fall oben und unten eine Fläche reinlegen (und dabei aber natürlich darauf achten, dass keine "Inseln" entstehen). Das ist ja vermutlich die einzig Maßnahme die bei so einer einfachen zweiseitigen Platine möglich ist!? Oder was könnte ich noch machen? Habe ich den Hinweis im Datenblatt eigentlich völlig falsch verstanden: "4. Consider the use of small (100 nF) ceramic decoupling capacitors across the source and drain of the power FETs to limit fast transient voltage spikes caused by trace inductance." War das also nicht so gemeint, dass die 100 nF von S nach D liegen sollen? Danke nochmal für die Unterstützung! Gruß John
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