5 sequenzielle Impulse erzeugen - Noob meets Krise

[Andy L. (nemai)]

Hi,

bin absoluter Anfänger in VHDL und versuche es gerade mit learning by 
doing zu lernen. Ich arbeite mit Altera Quartus II und einem DE1 Board.

Die ersten Gehversuche waren erfolgreich, mein mehrschrittiges 5-bit 
Multiplizierwerk funktioniert - allerdings bisher nur mit einem Taster 
von Hand getaktet.
Mein Problem ist, ich bekomme es nicht beschrieben, dass nach dem 
init-Tastendruck (2 5-bit Zahlen werden davor mit den 10 vorhandenen 
Schaltern eingestellt) genau 5 Clock Impulse für die Register generiert 
werden. Ich bekomme diverse Fehlermeldungen aus denen ich kaum schlau 
werde, bevorzugt diese: "Error (10818): Can't infer register for 
"count[17]" at clock_gate.vhd(21) because it does not hold its value 
outside the clock edge"

Mein letzter Ansatz ist:

library ieee;
use ieee.std_logic_1164.all;

entity clock_gate is
  port(
    clk_in, init :  in std_logic;
    clk_out : buffer std_logic := '0'
  );
end entity clock_gate;

architecture behav of clock_gate is
  signal count: natural := 10;
begin
  process(init,clk_in) is
  begin
    if init = '1' then
      count <= 0;
      clk_out <= '0';
    end if;
    if rising_edge(clk_in) and init = '0' then
      if clk_out = '0' and count < 10 then
        clk_out <= '1';
        count <= count+1;
      elsif clk_out = '1' and count < 10 then
        clk_out <= '0';
        count <= count+1;
      else
        clk_out <= '0';
      end if;
    end if;    
  end process;  
end architecture behav;

..und es ist nicht synthetisierbar. An clk_in sollte ein beliebiger der 
vorhandenen Oszillatoren gehängt werden.

Hat da jemand einen guten Tipp? Ich krieg bald die Krise, da die 
Grundaufgabe eigentlich echt einfach ist, ich aber keine funktionierende 
Beschreibung hinbring..

Gruß :)

[Lattice User (Gast)]

Damit ein Register erkannt wird, muß man sich an bestimmte Codingstyles 
halten. Irgendow im Qauartus Manual findest du die auch.

Register mit asynchronem Reset geht z.b. so

    if init = '1' then
       ...
    elsif rising_edge(clk_in) then
       ...
    end if;

Es gibt noch andere Varianten.

Davon abgeshen sind da noch andere Probleme verbogen (prellende Taster, 
asynchrones Reset (böse), aber jeder fängt mal an.

Viele Tipps und Erklärungen wi und warum man was macht findest due hier:
http://www.lothar-miller.de/s9y/

[Andy L. (nemai)]

So habs jetzt nochmal überarbeitet und simuliert (ModelSim ist ein 
Krampf sondergleichen imho) und es tut endlich :)

library ieee;
use ieee.std_logic_1164.all;

entity clock_gate is
  port(
    clk_in, init :  in std_logic;
    clk_out : buffer std_logic := '0'
  );
end entity clock_gate;

architecture behav of clock_gate is
  signal count: natural := 10;
  signal init_count: natural := 0;
begin
  process(init,clk_in) is
  begin
    if rising_edge(clk_in) then
      if init = '1' then
        count <= 0;
        if init_count < 2 then
          clk_out <= not clk_out;
          init_count <= init_count+1;
        end if;
      elsif count < 10 then
        clk_out <= not clk_out;
        count <= count+1;
      else
        clk_out <= '0';
        init_count <= 0;
      end if;  
    end if;    
  end process;  
end architecture behav;

Die Taster auf dem Board sind übrigens entprellt. Und was ist an einem 
asynchronen Reset denn böse? Ist doch in gewisser Weise eine 
Grundfunktionalität von Registern (?)

Die Seite ist nicht schlecht, danke :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

  process(init,clk_in) is
  begin
    if rising_edge(clk_in) then
     ...

init ist unnötig

Andy L. schrieb:
> Und was ist an einem asynchronen Reset denn böse?
> Ist doch in gewisser Weise eine Grundfunktionalität von Registern (?)
Bei Xilinx gibt es z.B. zwei Modi für die Flipflops: synchron oder 
asynchron. Und das hat Auswirkungen auf das Design:
Beitrag "Xilinx und die Resets"

Du solltest also das Datenblatt deines FPGAs genau anschauen und die 
entsprechenden Appnotes lesen.

Und das Gefährliche am asynchronen Reset ist der Zeitpunkt, an dem der 
Reset inaktiv wird: was, wenn das genau ganz kurz vor oder genau mit 
einer Taktflanke ist? Dann sieht die Hälfte der Flipflops noch einen 
Reset, die andere Hälfte legt schon mal los...

Und was, wenn auf deinen asynchronen Resetpin mal ein EMV-Spike kommt? 
Dann werden 1/3 der Flipflops im FPGA zurückgesetzt, und die anderen FFs 
haben nicht bemerkt, dass da ein Reset war...

Also mindestens:
Reset asynchron aktivieren, dann eintakten und synchron zurücksetzen.

Zum Hintergrund (der letzte Satz betrifft den Reset):
http://www.lothar-miller.de/s9y/archives/64-State-Machine-mit-asynchronem-Eingang.html

Andy L. schrieb:
> Die Seite ist nicht schlecht, danke :)
Viel Spass damit... ;-)

[Andy L. (nemai)]

Oh ja, das init in der sensitivity Liste ist noch ein Relikt eines 
anderen Ansatzes, hab ich übersehen

Danke für die weiteren Hinweise :)