Testbench für mux4x1

[Ninovic P. (ninovic_p)]

Hallo zusammen,
versuche grade mich in das FPGA/VHDL Thema einzufinden.
Dazu arbeite ich mich durch das Buch "VHDL-Synthese" von Reichardt und 
Schwartz und benutze zur Simulation das ISim aus dem Xilinx ISE Webpack 
V14.4.

Leider stoße ich schon in dem ersten Beispiel, einen 4 zu 1 Multiplexer 
auf einen HDL-Compiler Fehler, den ich leider nicht lösen kann.
Ich erhalten folgende Meldung:

- ERROR:HDLCompiler:104 - "C:/Xilinx/multiplexer4x1/mux4x1.vhd" Line 16: 
Cannot find <mux4x1> in library <isim_temp>. Please ensure that the 
library was compiled, and that a library and a use clause are present in 
the VHDL file.

Vielleicht könnte mir einer von euch weiterhelfen?
Vielen Dank schon mal im voraus!

Gruß,  Nino

-- TestBench fuer 4x1 Multiplexer

  entity TEST is
  end TEST;

  architecture VERHALTEN of TEST is
  signal S1 :  bit_vector(1 downto 0);
  signal E1 :  bit_vector(3 downto 0);
  signal Y1 :  bit;
  
  component MUX4X1
          port(   S1 : in bit_vector(1 downto 0);
                  E1 : in bit_vector(3 downto 0);       
                  Y1 : out bit);
  end component;
  for all: MUX4X1 use entity work.MUX4X1(VERHALTEN); -- hier ist der Fehler
      
  begin
          E1 <= "1010", "0101" after 400 ns;
       S1 <= "00","01" after 100 ns ,"10" after 200 ns, "11" after 300 ns,
            "00" after 400 ns, "01" after 500 ns, "10" after 600 ns,
            "11" after 700 ns;
  C1: MUX4X1 port map (S1, E1, Y1);
  
  end VERHALTEN;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wo ist der Code für den eigentlichen Multiplexer?
BTW: VHDL Beschreibungen beginnen mit dem Keyword use
Den Beitrag "Testbench für MUX4x1" hast schon gesehen?

[Ninovic P. (ninovic_p)]

Danke für die schnelle Antwort.

Ich glaub jetzt ist es etwas klarer geworden durch deinen verlinkten 
Thread. Es fehlte also der Code für den eigentlichen Multiplexer, 
richtig?

Für mein Verständnis, sehe ich das richtig, dass in dem Code für den 
Multiplexer das eigentliche Model/ das Verhalten des Multiplexers 
abgespeichert ist und in der Testbench das Verhalten mit zugeschalteten 
Eingangssignalen simuliert wird?

Auf alle Fälle funktioniert es jetzt wie erwartet. Vielen Dank!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ninovic P. schrieb:
> Für mein Verständnis, sehe ich das richtig, dass in dem Code für den
> Multiplexer das eigentliche Model/ das Verhalten des Multiplexers
> abgespeichert ist und in der Testbench das Verhalten mit zugeschalteten
> Eingangssignalen simuliert wird?
Ja.
Eine Testbench ist eine "ganz normale" VHDL Beschreibung, nur hat die 
keine Ports nach aussen. In der Testbench werden dann 
Stimuli/Anregungssignale fü das zu testende Objekt erzeugt.
Du kannst auch "direkt" den Multiplexer simulieren. Nur wird dann nichts 
passieren, weil ja niemand ein Signal anregt oder ändert...

[(unknown) (Gast)]

hello zusammen,
ich bin neu und arbeite gerade mit VHDL,
mein Problem ist diese wie programmiert man ein Testbench fuer ein 
D_FLIPFLOP. die meine Code.

library ieee;                 -- die verwendete Bibliothek
use ieee.std_logic_1164.all;  -- die Definition der Grundtypen und Werte

entity  FlipFlopP is
    port (
     d   : in std_logic;  -- Dateneingang
           clk : in std_logic;  -- Taktsignal    
     q   : out std_logic ; -- Datenausgabe
          );
end FlipFlopP;

architecture archLane of FlipFlopP is
    
begin
    
    ff_behavior : process(d, clk) -- Prozess hängt von CLK ab
    begin

     if(clk'event and clk = '1') then -- CLK ist 1 und der Wert hat sich geändert
   q <= d;     -- load register abhängig vom Signalverlauf
      end if;

    end process ff_behavior;

end architecture archLane;

Vielleicht könnte mir einer von euch weiterhelfen?
Vielen Dank schon mal im voraus!

Gruß, Franck

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Franck W. schrieb:
> mein Problem ist
Bitte hänge eine NEUE Frage nicht an einen ALTEN Thread an!
Und verwende die [ vhdl ] Tokens, wie es ein paar Zeilen über der 
Eingabebox beschrieben ist:

Wichtige Regeln - erst lesen, dann posten!
    :
Formatierung (mehr Informationen...)
    :
    [vhdl]VHDL-Code[/vhdl]

>  wie programmiert man ein Testbench fuer ein D_FLIPFLOP.
Du bindest dein Modul als Komponente in eine VHDL Entity ohne Ports 
ein. Denn eine Testbench erkennt man daran, dass sie nichts nach 
aussen gibt oder von aussen empfängt. Eine Testbench hat also keinen 
Port und damit sieht die Deklaration etwa so aus:

entity das_ist_eine_testbench is
  -- kein Port, keine Generics
end das_ist_eine_testbench;

Franck W. schrieb:
> ff_behavior : process(d, clk) -- Prozess hängt von CLK ab
Warum steht dann d auch in der Liste?

Also, wie gesagt: neuen Thread mit passendem Titel anfangen. Ich werde 
diesen hier sperren.