VHDL Testbench funktioniert nicht

[Anil (Gast)]

Hallo Leute,

ich habe angefangen VHDL zu programmieren und kenne mich nicht sehr gut 
aus.

Ich habe als Aufgabe bekommen eine Geschwindigkeitsmessung zu 
programmieren:

Also es wird mit einem Signal (Sender) gestartet zu zählen und dann mit 
einem Signal (Empfänger) die Distanz berechnet und ausgegeben.

Nun ich habe das Programm schon geschrieben sowie die Testbench, jedoch 
macht die Testbench genau NULL bei der Simulation.

Ich finde den Fehler leider nicht und würde die Hilfe von jemanden 
brauchen was ich falsch mache??? Bin schon am verzweifeln, schaue mir 
das fertige Programm schon seit 3 Stunden an.

Danke im Voraus

Im Anhang mein Programm

[Bumsfallera (Gast)]

Anil schrieb:
> Hallo Leute,
>
> ich habe angefangen VHDL zu programmieren und kenne mich nicht sehr gut
> aus.
>
> Nun ich habe das Programm schon geschrieben sowie die Testbench, jedoch
> macht die Testbench genau NULL bei der Simulation.
>
> Ich finde den Fehler leider nicht und würde die Hilfe von jemanden
> brauchen was ich falsch mache??? Bin schon am verzweifeln, schaue mir
> das fertige Programm schon seit 3 Stunden an.


guck dir mal deine clock an! (btw: das ist ganz übles vhdl^^)

[Mustafa Y. (mustafa_y)]

Bumsfallera schrieb:

> guck dir mal deine clock an! (btw: das ist ganz übles vhdl^^)

hab ich einen Fehler an meiner clock? war das eine feststellung oder 
eine vermutung von dir?

hab mir einige Bsp durchgeschaut und die clk war auch so wie bei mir...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Anil schrieb:
> jedoch macht die Testbench genau NULL bei der Simulation.
Wie sieht diese "NULL" aus?

Du hättest besser nur deine 3 VHDL Dateien hier angehängt, als das ganze 
ISE-Projekt, weil ich leider diese Meldung bekomme:
ERROR:ProjectMgmt - The software version (13) is older than
the version saved in the project file (14).
Opening newer project with older software releases is not supported.

Also, kurz ein neues Projekt aufgesetzt, und dann das:

Starting static elaboration
ERROR:HDLCompiler:439 - "mess_testbench.vhd" Line 17: Formal port rst of mode inout cannot be associated with actual port rst of mode in
ERROR:HDLCompiler:439 - "mess_testbench.vhd" Line 18: Formal port start of mode inout cannot be associated with actual port start of mode in
ERROR:HDLCompiler:439 - "mess_testbench.vhd" Line 21: Formal port empfaenger of mode inout cannot be associated with actual port empfaenger of mode in
ERROR:Simulator:777 - Static elaboration of top level VHDL design unit mess_testbench in library work failed

inout Port? Nachgeschaut: du verwendest ausschliesslich inout-Ports? 
Sogar der rst, der sicher niemals nichts auszugeben hat.
Warum? Ich weiß: Schreibfaulheit. Du findest es geschickt, keine lokalen 
Signale anlegen zu müssen, weil inout-Ports rücklesbar sind.
Fazit: setzen, sechs.

Die Ursache dieser Fehlermeldungen:
Die component in der Testbench hat andere Ports als deine entity.

-- messung.vhd
entity messung is
    Port ( rst : inout  STD_LOGIC;
           start : inout  STD_LOGIC;
           clk : in  STD_LOGIC;
           sender : inout  STD_LOGIC;
           empfaenger : inout  STD_LOGIC;
           ovfw : inout  STD_LOGIC;
           mess_lauft : inout  STD_LOGIC;
           distanz : inout  STD_LOGIC_VECTOR (15 downto 0));
end messung;
 
-- mess_testbench.vhd
    COMPONENT messung
    PORT(
         rst : IN  std_logic;
         start : IN  std_logic;
         clk : IN  std_logic;
         sender : INOUT  std_logic;
         empfaenger : IN  std_logic;
         ovfw : INOUT  std_logic;
         mess_lauft : INOUT  std_logic;
         distanz : INOUT  std_logic_vector(15 downto 0)
        );
    END COMPONENT;

Nächster Schritt: was soll passieren, wenn du die Simulation mal 
geschafft hast? Soll das mal auf einem FPGA laufen? Das wird so nix.
Damit man weiß wovon geredet wird hier mal der Monsterprozess korrekt 
formatiert. Dann wird vieles einfacher:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use work.constanten.all;

entity messung is
    Port ( rst : inout  STD_LOGIC;
           start : inout  STD_LOGIC;
           clk : in  STD_LOGIC;
           sender : inout  STD_LOGIC;
           empfaenger : inout  STD_LOGIC;
           ovfw : inout  STD_LOGIC;
           mess_lauft : inout  STD_LOGIC;
           distanz : inout  STD_LOGIC_VECTOR (15 downto 0));
end messung;

architecture Behavioral of messung is

begin

   messen: process (clk, rst, empfaenger, sender, ovfw, mess_lauft, distanz)
   variable bit_cnt : integer;                                -- Echtzeit Bitcounter für Anzeige
   variable takt : integer;                                   -- Takt
   
   begin
      if rst = ACTIVE then
         takt := 0;                                           -- Initialisieren diverser Parameter
         bit_cnt := 1;
         sender <= ACTIVE;
         ovfw <= not ACTIVE;
         mess_lauft <= not ACTIVE;
         distanz <= (others => '0');
      else
         if clk'event and clk = '0' and start = ACTIVE then   -- mit der ersten fallenden Flanke wird Ultraschallsignal
            mess_lauft <= ACTIVE;                             -- ausgesendet; operate zeigt an, dass Prozess läuft
            sender <= not ACTIVE;
         end if;
         if clk'event and clk = '1' and mess_lauft = ACTIVE then
            takt := takt+1;
         end if;
         if takt = T and mess_lauft = ACTIVE then             -- Wenn Takt (µs) = Impulsdauer T
            sender <= ACTIVE;                                 -- Ultraschallsender wird nach T abgeschaltet
         end if;
         if takt = (bit_cnt * (ts/(V*5))) and mess_lauft = ACTIVE then   -- Zähler Dauer halbe Wegstrecke
            distanz <= conv_std_logic_vector(bit_cnt, 16);   -- sowie der Umwandlung ins Binärformat findet statt
            bit_cnt := bit_cnt + 1;
         end if;
         if takt > (((MAXDIST / V) * ts) + T) then           -- Überwachung der maximalen Laufzeit
            ovfw <= ACTIVE;                                  -- Wenn Ereignis eintrifft wird 
            mess_lauft <= not ACTIVE;                        -- Overflow signalisert, der Takt auf 0 gesetzt
            takt := 0;                                       -- Das Operationssignal erlischt und die
            distanz <= (others => '0');                      -- Binärdarstellung zeigt '0000000000000000'
         end if;
         if empfaenger = ACTIVE then                         -- Monitor Signaleingang
            mess_lauft <= not ACTIVE;                        -- und State1 (senden fertig) gesetzt,
         end if;
      end if;                                 
   end process messen;

end Behavioral;

Eines ist auf Anhieb klar: hier muss ein Softie Hardware beschreiben. 
(jetzt bitte den Begriff Softie nicht allzu persönlich nehmen!
Siehe den Beitrag "Re: Unerwartetes Syntheseergebnis (??)")

1. soll das ein Universalprozess sein?
Frag dich mal: warum machen alle Anderen das anders?

2. warum diese unnötige Verwendung von speichernden(!) Variablen?
Beitrag "Variable vs Signal"

3. das hier ist eine kombinatorische Schleife

            bit_cnt := bit_cnt + 1;

Siehe 
http://www.lothar-miller.de/s9y/archives/42-Kombinatorische-Schleifen.html

Punkt 3 kommt übrigens vom Punkt 1 zusammen mit deiner verwirrenden 
Formatierung...

4. nimm die numeric_std
Dazu der Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Mustafa Y. (mustafa_y)]

wow das war mal ziemlich viel Kritik hätte ich jetzt nicht 
erwartet...ist aber auch gut so mir ist klar muss mich mehr 
anstrengen...

zu deinen fragen:

ich habe rst usw. nicht als inout definiert sondern das habe ich in den 
letzten versuchen bei der simulation gemacht in der hoffnung dass der 
fehler dort liegt....

weiters soll das nur simuliert werden und nicht auf einem fpga 
laufen....

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mustafa Y. schrieb:
> nicht auf einem fpga laufen....
Das hört sich ja mal ziemlich unsinnig an. Wofür sollte VHDL denn sonst 
gut sein? Es ist schliesslich eine Hardwarebeschreibungssprache. Warum 
machst du solche mentalen Trockenübungen, die dir fürs reale Leben 
nichts bringen? Für welche Schule brauchst du das?

> wow das war mal ziemlich viel Kritik hätte ich jetzt nicht erwartet.
Das hättest du dann aber vorher sagen müssen... ;-)

[Mustafa Y. (mustafa_y)]

ich studiere elektronik und das ist nur eine Aufgabe die zu lösen 
haben....

auch wenn es mir im realen Leben nicht viel nützen wird denke ich mal 
das es ein Anfang ist :-)

[Schnarcho (Gast)]

Im realen Leben könnte es auch helfen, sich zumindest Mühe bei der 
Rechtschreibung zu geben.