RS232 in verilog

1

// Baud generator (we use 12 times oversampling)

habe nicht überprüft ob das stimmt, aber wenn dann ist es in konflikt 
mit

1

always @(posedge clk)

2

if(state ==0)

3

  bit_spacing <= 4'b0000;

4

else

5

 if (Baud8Tick)

6

  bit_spacing <= bit_spacing + 4'b001;

7

8

wire next_bit = (bit_spacing==4'b1011);

bit_spacing zählt immer von 0-15. Das ist ein Oversampling von 16.

Das ist übrigens etwas wofür man den Simulator erfunden hat. Da sieht 
man sofort wie sich der Abstastzeitpunkt relativ zu den Bits verschiebt.

Das stimmt, danke.
Ich habe das gerade mal korrigiert, kriege aber leider immernoch die 
gleichen Probleme.
Ich tue mich noch ein bisschen schwer mit der Simulation. Ich werde dann 
mal versuchen, da etwas weiter zu kommen. Für weitere Tipps bin ich sehr 
dankbar ;).

vielleicht kann mir jemand Tipps bei der Simulation geben. Ich habe eine 
Testbench für das Empfänger Modul geschrieben und wenn ich das über 
Quartus in Modelsim starte, zeigt Modelsim mir nur die Eingänge und die 
Ausgänge sind undefiniert. Irgendwo mache ich einen Fehler, aber ich 
finde ihn einfach leider nicht ...

Hallo Jan,

Tipp für deine Simulation:
das Register Baud8GeneratorAcc wird in deinem Modell nicht initialisiert 
und ist beim Simulationsstart "undefined". Bei jedem "posedge clk" wird 
dann "undefined" + irgendwas gerechnet und da kommt immer "undefined" 
raus.

Eine Möglichkeit wäre ein reset-Signal einzufügen, mit dem du das Modul 
initialisierst:

always @(posedge clk or posedge reset)
begin
 if (reset)
    Baud8GeneratorAcc <= 0;
  else
    Baud8GeneratorAcc <= Baud8GeneratorAcc[30:0] + Baud8GeneratorInc;
end

Gruß
 OlliH

@Jan
>Quartus in Modelsim starte, zeigt Modelsim mir nur die Eingänge und die
>Ausgänge sind undefiniert. Irgendwo mache ich einen Fehler, aber ich

Was genau hast du dir bei deiner Simulation angesehen?
Schau dir doch mal deine statemachine an, genauer das Signal "state".

Spontan würde ich sagen das "state" in deiner Simulation immer x bleiben
muss weil ich nirgentwo einen Reset oder initial wert für "state" sehe!
 Also entweder einen Initialwert einbauen:
a) reg [3:0] state = 0; // Ist in SRAM-basierten-FPGA erlaubt

oder Resets:
b) syncroner reset:

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  always @(posedge clk)

2

     if (reset) 

3

         state <= 0;

4

     else

5

         state <= funktion_von(state)...

c) oder (nicht so gut in FPGAs) asyncron:

1

  always @(posedge clk or posedge reset)

2

     if (reset)   

3

         state <= 0;

4

     else

5

         state <= funktion_von(state)...

 (gilt evtl auch für andere Signal in einem verilog code)

Wobei hier schon viel über Resets geschrieben wurde z.B.
Beitrag "Xilinx und die Resets"

Danke für die Tips. Die haben mich auf den richtigen Weg gebracht, waren 
noch ein paar andere Fehler darin, aber jetzt läuft es.