VHDL Fehlermeldung Simulation - Zähler

[Kaffeetasse (Gast)]

Hallo,
ich bin noch relativ neu im Thema VHDL und stehe nun vor einem Problem:
Bei der Simulation eines eigentlich einfachen Zählers taucht eine für 
mich nicht verständliche Warnung im ModelSim auf:

# ** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, 
the result will be 'X'(es).
#    Time: 100 ns  Iteration: 1  Instance: /testbench_zaehler/t1

Folgender Code liegt vor:

>Zaehler

LIBRARY IEEE ; 
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_ARITH.ALL ; 
USE IEEE.STD_LOGIC_UNSIGNED.ALL ; 

ENTITY zaehler IS
  PORT (clk, en    : IN STD_LOGIC ; 
        q          : OUT STD_LOGIC_VECTOR (3 downto 0)); 
END zaehler; 

ARCHITECTURE behav OF zaehler IS
  
  SIGNAL q_s : STD_LOGIC_VECTOR (3 DOWNTO 0); 
  
  BEGIN
   
    p1 : PROCESS (clk) 
    
    BEGIN 
      
      IF ( clk'EVENT AND clk = '1' AND clk'LAST_VALUE = '0') THEN  
      IF (en = '1') THEN q_s <= q_s + "0001"; END IF;         
      IF (en = '1' AND q_s = "1001")  THEN   q_s <="0000";   END IF ; 
      END IF ; 
     
      END PROCESS p1 ;     
      
      q <= q_s;    
     
END behav ;

>Stimulus

LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 

ENTITY stimulus_zaehler IS
PORT( clk, en : OUT STD_LOGIC ); 
END stimulus_zaehler ; 

ARCHITECTURE behav OF stimulus_zaehler IS
SIGNAL clk_s: STD_LOGIC:='0';    
BEGIN 
  clk_s <= NOT clk_s AFTER 100 ns;   
  clk <= clk_s ; 
  en <= '0', '1' AFTER 80 ns, '0' AFTER 3000 ns, '1' AFTER 3500 ns; 

END behav ;

>Testbench

LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 

ENTITY testbench_zaehler IS
PORT(q_g: OUT STD_LOGIC_VECTOR (3 downto 0)); 
END testbench_zaehler; 

ARCHITECTURE behav_testbench_zaehler OF testbench_zaehler IS

SIGNAL en_g, clk_g: STD_LOGIC;

COMPONENT zaehler 
PORT (clk, en    : IN STD_LOGIC ; 
      q          : OUT STD_LOGIC_VECTOR (3 downto 0));  
END COMPONENT; 

COMPONENT stimulus_zaehler 
PORT (clk, en : OUT STD_LOGIC );  
END COMPONENT; 

BEGIN
  t1: zaehler PORT MAP (clk=>clk_g, en=>en_g, q=>q_g);
  t2: stimulus_zaehler PORT MAP (clk=>clk_g, en=>en_g);  
END behav_testbench_zaehler;

Für Hinweise wo der Fehler zu finden ist bin ich sehr dankbar!

Vielen Dank!

LG K.

[PittyJ (Gast)]

Was ist denn der Initialwert von q_s ?

[Oswaldo (Gast)]

Kaffeetasse schrieb:
> q_s <= q_s + "0001"

was steht denn deiner meinung nach zum ersten takt (nach 100ns) in q_s? 
Das müsste dich auf die Spur bringen:-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> q_s <= q_s + "0001";
Welchen Wert hat denn q_s nach den Start der Simulation?
Und was gibt "UUUU" + "0001"?


>  clk'EVENT AND clk = '1' AND clk'LAST_VALUE = '0'
Andere schreiben da einfach rising_edge(clk), weil es sich leichter 
liest...

Noch was:
Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Kaffeetasse (Gast)]

heho, ja vielen dank das es wahrscheinlich an q_s="UUUU" liegt hab ich 
schon herrausgefunden - doch wie kann ich das vorbelegen ohne das der 
zaehlwertbeim hochzaehlen ständig von startwert (den er bis jetzt nicht 
hat) überschrieben wird? da ist mir noch keine idee gekommen...

[Robert B. (rsb89)]

Mach einen Reset-Prozess in dem du q_s mit 0000 initialisierst.

[Kaffeetasse (Gast)]

@robert
könntest du das bitte etwas genauer ausformulieren?!

[Kaffeetasse (Gast)]

also meien Änderung welche zum erfolg geführt hat:

SIGNAL q_s : STD_LOGIC_VECTOR (3 DOWNTO 0):= "0000";

[Robert B. (rsb89)]

Schon einmal gut, dass du eine Lösung gefunden hast! :)

Trotzdem sollte man sich angewöhnen mit einem rst-Signal zu arbeiten (so 
habe ich es jedenfalls gelernt). Der Reset kann synchron sein (wird im 
clk-Prozess überprüft ob rst 1 ist oder 0) oder asynchron (eigener 
Prozess der das rst-Signal in der Sensitivitylist hat, also unabhängig 
von clk). Wird ein Reset ausgelöst muss dann (allen) Signalen ein 
definierter wert zugewiesen werden.

[Fpgakuechle K. (Gast)]

Robert B. schrieb:

> Trotzdem sollte man sich angewöhnen mit einem rst-Signal zu arbeiten (so
> habe ich es jedenfalls gelernt).

> von clk). Wird ein Reset ausgelöst muss dann (allen) Signalen ein
> definierter wert zugewiesen werden.

Noe, da sieht man heute anders, globaler reset sollte vermieden werden:

http://www.xilinx.com/support/documentation/white_papers/wp272.pdf

MfG,

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Oder die passende Diskussion zum Thema:
Beitrag "Hardware mit VHDL "richtig" beschreiben."
Beitrag "Xilinx und die Resets"