Hallo zusammen, ausgehend von diesem Beitrag "µVia in Pad bei BGAs und Lötpaste?" frage ich mich, wovon es abhängt, ob man bei einem BGA (z.b. 16x16 Balls) mit 0.5mm Ball-Pitch nun ein plugged Via-In-Pad verwendet oder das Via etwas versetzt zum Pad (ggf. in Dogbone-Struktur) platziert. Hat da jemand spezielle Erfahrungen was die Unterschiede dabei sind? Wählt man das eine oder das andere aufgrund der besseren Fertigbarkeit oder ist das eine Frage der Kosten? Und muss man zwingend mit Micro-Vias arbeiten? Angenommen auf der gegenüberliegenden Seite ist genügend Platz, würde da nicht ein "normales" Via ausreichen? Gruß Jorge
Das Thema Deiner Wahl heißt Restring. Du bekommst bei einem 0,5er Ballpitch und Dogbone keine Struktur hin, die ein Fertiger noch machen kann.
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Das heißt, das Problem ist eigentlich die Clearance? Nehmen wir mal an, ich würde die Möglichkeiten z.B. von Leiton ausreizen (http://www.leiton.de/technologie-starre-leiterplatten.html), d.h.: Via-Enddurchmesser = 0.1mm Restring umlaufend = 0.1mm -> Gesamtdurchmesser = 0.3mm (metallisiertes Bohrloch + 2x Restring) Wenn ich das jetzt diagonal vom Pad wegführe, sodass es genau mittig zwischen zwei Pads sitzt, dann ist der Abstand zum nächsten Pad kleiner als 0.1mm und das ist gerade nicht mehr produzierbar (unter der Annahme, dass die kleinste Strukturbreite 0.1mm beträgt) - korrekt? Was wäre wenn ich das Via etwas näher zum Pad setze, aber so, dass der Restring das Pad noch nicht überlappt (siehe angehängtes Bild, rechtes Via)? Was steht dem in der praktischen Fertigung entgegen?
Jorge schrieb: > Was steht dem in der praktischen Fertigung entgegen? Dass der Abstand garnicht merklich grösser ist (nur bei einem Pad, bei den seitlichen nicht - rechne nach). Jorge schrieb: > Nehmen wir mal an, ich würde die Möglichkeiten z.B. von Leiton ausreizen Dann tauscht du nur eine teure Technologie gegen eine andere teure. Jorge schrieb: > Angenommen auf der > gegenüberliegenden Seite ist genügend Platz, würde da nicht ein > "normales" Via ausreichen? Genial - und wie bekommst du zwischen 0,3 mm Vias in 0,5 mm Abstand deine Leiterbahnen durch? Georg
Jorge schrieb: > Das heißt, das Problem ist eigentlich die Clearance? Ja und der Restring! > Nehmen wir mal an, ich würde die Möglichkeiten z.B. von Leiton ausreizen > (http://www.leiton.de/technologie-starre-leiterplatten.html), d.h.: > Via-Enddurchmesser = 0.1mm > Restring umlaufend = 0.1mm > -> Gesamtdurchmesser = 0.3mm (metallisiertes Bohrloch + 2x Restring) -> Das ist, falls überhaupt machbar, sehr teuer > Wenn ich das jetzt diagonal vom Pad wegführe, sodass es genau mittig > zwischen zwei Pads sitzt, dann ist der Abstand zum nächsten Pad kleiner > als 0.1mm und das ist gerade nicht mehr produzierbar (unter der Annahme, > dass die kleinste Strukturbreite 0.1mm beträgt) - korrekt? -> Korrekt. Die meisten wollen was zwischen 100um und 150um an Clearence haben. Und unter 150um Restring wird die Präzision beim Stacken sehr hoch. > Was wäre wenn ich das Via etwas näher zum Pad setze, aber so, dass der > Restring das Pad noch nicht überlappt (siehe angehängtes Bild, rechtes > Via)? -> Kein Vorteil. > Was steht dem in der praktischen Fertigung entgegen? -> Toleranzen, Toleranzen und ach ja, Toleranzen
Georg schrieb: > Jorge schrieb: >> Was steht dem in der praktischen Fertigung entgegen? > > Dass der Abstand garnicht merklich grösser ist (nur bei einem Pad, bei > den seitlichen nicht - rechne nach). Ok, stimmt, so wirklich viel mehr Platz kommt da nicht zusammen... > Jorge schrieb: >> Nehmen wir mal an, ich würde die Möglichkeiten z.B. von Leiton ausreizen > > Dann tauscht du nur eine teure Technologie gegen eine andere teure. Ich fürchte teuer ist es so oder so :) > Jorge schrieb: >> Angenommen auf der >> gegenüberliegenden Seite ist genügend Platz, würde da nicht ein >> "normales" Via ausreichen? > > Genial - und wie bekommst du zwischen 0,3 mm Vias in 0,5 mm Abstand > deine Leiterbahnen durch? Ok, aber das Problem des "Herausroutens" hätte ich bei Via-in-Pad genauso. Jürgen Gensicke schrieb: >> Wenn ich das jetzt diagonal vom Pad wegführe, sodass es genau mittig >> zwischen zwei Pads sitzt, dann ist der Abstand zum nächsten Pad kleiner >> als 0.1mm und das ist gerade nicht mehr produzierbar (unter der Annahme, >> dass die kleinste Strukturbreite 0.1mm beträgt) - korrekt? > -> Korrekt. Die meisten wollen was zwischen 100um und 150um an Clearence > haben. Und unter 150um Restring wird die Präzision beim Stacken sehr > hoch. > > >> Was steht dem in der praktischen Fertigung entgegen? > -> Toleranzen, Toleranzen und ach ja, Toleranzen Was ist hier dann überhaupt noch praktisch umsetzbar im Sinne von Via-Durchmessern, Restringen und Clearances? Und habe ich das richtig verstanden, dass Micro-Vias genutzt werden um auf die nächste/übernächste Lage zu kommen und wenn man weiter untere Lagen erreichen will, kommen nur Blind-Vias in Frage?
Jorge schrieb: > Und habe ich das richtig verstanden, dass Micro-Vias genutzt werden um > auf die nächste/übernächste Lage zu kommen und wenn man weiter untere > Lagen erreichen will, kommen nur Blind-Vias in Frage? Ja, das Thema Deiner Wahl heißt "Aspect-Ratio", Bohrdurchmesser / PCB-Dicke geht halt nicht mehr komplett durch bei <100um Bohrer und 1,6mm PCBs
Hat dein 16x16 IC wirklich alle 256 möglichen Balls? Wenn ja wird das ja sündhaft teuer mit 6?-fach gestapelten Microvias. Dein Designziel sollte sein einen anderen Baustein mit 0,8mm oder 1mm Abstand zu suchen.
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Helmut S. schrieb: > Dein Designziel sollte sein einen anderen Baustein mit 0,8mm oder 1mm > Abstand zu suchen. Genau. Mit dem 0,8er kommst Du gerade so mit nem blauen Auge davon (nach Absprache mit dem Fertigungsunternehmen)
Jürgen Gensicke schrieb: > Helmut S. schrieb: >> Dein Designziel sollte sein einen anderen Baustein mit 0,8mm oder 1mm >> Abstand zu suchen. > > Genau. Mit dem 0,8er kommst Du gerade so mit nem blauen Auge davon (nach > Absprache mit dem Fertigungsunternehmen) Das würde ich nur zu gern - leider gibt es den Chip lediglich in genau diesem 0.5er Package. Außerdem liegen auf den innersten Balls ein paar DDR2-Signale, daher reicht es nicht, nur die äußeren Reihen weg zu routen. Fürchte tatsächlich, dass es auf ein mehrfach gestacktes uVia-Design hinausläuft. Bisher habe ich jedoch an deutlich entspannteren Designs gearbeitet, daher meine möglicherweise etwas laienhaften Fragen an euch. So richtig klar ist mir nämlich noch nicht, wie dazu ein vernünftiges Fanout aussehen kann bzw. welche Design Rules im Altium vorzugeben sind.
Hi, Leiton würde ich für alles, was unter Standardtechnik ( 0,15mm Leiterbahn, 0,3mm Vias usw.) gefertigt werden muß, eher vermeiden. Bei HDI-Leiterplatten würde ich immer auf große Fertiger wie Würth oder spezialisten wie Contag setzen. Da kannst du dir sicher sein, dass die das auch hinbekommen. Es gibt ein Youtube-Video von Herrn Fenac, ich glaube so heißt er, wo er zeigt, wie man Mikro Vias definiert. Ich glaube er hat sich einfach die nötigen Vias erstellt und sie außerhalb der Platine platziert. Wenn er eins davon benötigt hat, dann hat er es sich einfach kopiert.
Stephan schrieb: > Hi, > > Leiton würde ich für alles, was unter Standardtechnik ( 0,15mm > Leiterbahn, 0,3mm Vias usw.) gefertigt werden muß, eher vermeiden. > Bei HDI-Leiterplatten würde ich immer auf große Fertiger wie Würth oder > spezialisten wie Contag setzen. > Da kannst du dir sicher sein, dass die das auch hinbekommen. > > Es gibt ein Youtube-Video von Herrn Fenac, ich glaube so heißt er, wo er > zeigt, wie man Mikro Vias definiert. Ich glaube er hat sich einfach die > nötigen Vias erstellt und sie außerhalb der Platine platziert. > Wenn er eins davon benötigt hat, dann hat er es sich einfach kopiert. Würth kann leider nur 0.75mm Pitch: http://www.wedirekt.de/index.php/web/live/de/wedirekt/spezifikationen/leiterplatte_technologie/hdi_microvia_2/technologie_62.php Contag habe ich schon angefragt, aber nach über einer Woche trotz Nachhakens immer noch keine Antwort / Rückmeldung erhalten. Von einem hochpreisigen Fertiger erwarte ich dann doch etwas besseren Service... Somit war meine nächste Anlaufstelle dieses Forum, weil ich weiß, dass sich hier ein paar Spezialisten tummeln, die mir vielleicht weiterhelfen können :)
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Jorge schrieb: > Ok, aber das Problem des "Herausroutens" hätte ich bei Via-in-Pad > genauso. In Pad ist nicht die Frage, es geht darum dass die Vias nur bis zu der Lage gehen, auf der sie angeschlossen sind, so dass auf den Lagen darunter geroutet werden kann. Man routet aussen die äusserste Reihe, dann auf Layer 2 die 2. Reihe mit Vias bis L2, dann auf Lage 3 die 3. Reihe mit Vias bis L3 usw. ad infinitum. Viel Aufwand, wie helmuts auch schon festgestellt hat, aber anders gehts halt nicht. Du musst Microvias stapeln bis du die innersten Reihen erreicht hast. Siehe Bild. Jorge schrieb: > wenn man weiter untere > Lagen erreichen will, kommen nur Blind-Vias in Frage? Ganz im Gegenteil, Blind Vias sind auf Aspect Ratio 1:1 begrenzt, damit erreichst du bei 0,1 mm Bohrung gerade mal die 2. Lage. Georg
Mit Würth meinte ich nicht WE Direkt! Das Contag nicht antwortet ist aber komisch. Bei mir haben sie das letzte Angebot noch am selben Tag angefertigt.
Georg schrieb: > Jorge schrieb: >> Ok, aber das Problem des "Herausroutens" hätte ich bei Via-in-Pad >> genauso. > > In Pad ist nicht die Frage, es geht darum dass die Vias nur bis zu der > Lage gehen, auf der sie angeschlossen sind, so dass auf den Lagen > darunter geroutet werden kann. Man routet aussen die äusserste Reihe, > dann auf Layer 2 die 2. Reihe mit Vias bis L2, dann auf Lage 3 die 3. > Reihe mit Vias bis L3 usw. ad infinitum. Viel Aufwand, wie helmuts auch > schon festgestellt hat, aber anders gehts halt nicht. Du musst Microvias > stapeln bis du die innersten Reihen erreicht hast. Siehe Bild. > > Jorge schrieb: >> wenn man weiter untere >> Lagen erreichen will, kommen nur Blind-Vias in Frage? > > Ganz im Gegenteil, Blind Vias sind auf Aspect Ratio 1:1 begrenzt, damit > erreichst du bei 0,1 mm Bohrung gerade mal die 2. Lage. > > Georg Danke Georg, das war mir vor lauter AppNote-, Datenblätter- und Design-Regeln-Lesen und -Vergleichen entgangen. Aber so langsam lichtet sich der Nebel! Daher also das Sequential-Build-Up-Design, wo Lage für Lage mit Micro-Vias gearbeitet wird und sich dann zum Schluss durch die Via-Stapelung ein Pseudo-Blind-Via ergibt... Das war mir bisher nicht klar. Danke auch für die Grafik zum Fanout, manchmal sagt ein Bild doch mehr als 1000 Worte! Stephan schrieb: > Mit Würth meinte ich nicht WE Direkt! Das Contag nicht antwortet ist > aber komisch. Bei mir haben sie das letzte Angebot noch am selben Tag > angefertigt. Möglicherweise ist eine technische Anfrage weniger wichtig als ein Angebot für eine zu fertigende Leiterplatte? Bezüglich Würth hast du Recht, die Online-Bestellung ist etwas "abgespeckter" als was sie tatsächlich können. Zum urprünglichen Thema habe ich noch folgenden Artikel gefunden: http://blog.screamingcircuits.com/2010/06/vias-between-bga-pads.html Dog-Bone im 0.5mm Pitch scheint also zu gehen, man muss nur einen Fertiger finden, der das auch herstellen kann.
Warum verwenden die IC-Hersteller überhaupt solche 0,5er-Pitch BGAs? Wie man hier sieht ist das doch mit einem höllischen Aufwand beim PCB-Design und -Fertigung verbunden. Was nutzt es mir da wenn ich nen Euro bei dem IC spare, dafür aber die Platine mich das 10fache bis 1000fache (je nach Menge) kostet, vom Layouten mal ganz abgesehen? Werden die IC-Hersteller von den PCB-Fertigern geschmiert? Oder wollen die so "unwürdige" Käufer aussortieren, die nur 100 oder 1000 ICs kaufen und nicht gleich ne Million und mehr? Wenns nicht gerade um Smartphone-Produktion geht, machen die paar Quadratmillimeter doch nicht so viel aus daß ich für die Miniaturisierung derartige Nachteile in Kauf nehme.
> Das würde ich nur zu gern - leider gibt es den Chip lediglich in genau diesem 0.5er Package. Dann hat der Hersteller dieses Prozessors oder FPGAs halt Pech gehabt. Um welchen Baustein geht es eigentlich?
@ Gerd E. (robberknight) >Warum verwenden die IC-Hersteller überhaupt solche 0,5er-Pitch BGAs? Weil in der Masse auch der Platinenplatz zählt. Bei modernen Mobilgeräten dreifach. > Wie >man hier sieht ist das doch mit einem höllischen Aufwand beim PCB-Design >und -Fertigung verbunden. Was nutzt es mir da wenn ich nen Euro bei dem >IC spare, dafür aber die Platine mich das 10fache bis 1000fache (je nach >Menge) kostet, vom Layouten mal ganz abgesehen? Die Einzelkosten von Prototypen sind hier egal, es zählt die Masse. >die so "unwürdige" Käufer aussortieren, die nur 100 oder 1000 ICs kaufen >und nicht gleich ne Million und mehr? Fast. Die Kleinstmengen sind denen nahezu egal. "Everything counts in large amounts." Das hat DeMo schon vor Jahrzehnten festgestellt. >Wenns nicht gerade um Smartphone-Produktion geht, machen die paar >Quadratmillimeter doch nicht so viel aus daß ich für die >Miniaturisierung derartige Nachteile in Kauf nehme. Ja, aber genau für DIESE Zielgruppe werden die ICs gemacht.
Falk Brunner schrieb: > Die Einzelkosten von Prototypen sind hier egal, es zählt die Masse. Prototypen zählen für die nicht, das ist klar. Aber auch wenn ich 1000 Stück Platinen mit x Lagen, Blind Microvias, kleinsten Strukturen etc. herstellen lasse, kommt mich das deutlich teurer als wenn ich mit normalen 4 oder 6 Lagen und entspannteren Strukturen auskomme. > "Everything counts in large amounts." > > Das hat DeMo schon vor Jahrzehnten festgestellt. ;) >>Wenns nicht gerade um Smartphone-Produktion geht, machen die paar >>Quadratmillimeter doch nicht so viel aus daß ich für die >>Miniaturisierung derartige Nachteile in Kauf nehme. > > Ja, aber genau für DIESE Zielgruppe werden die ICs gemacht. DRAM, Funk-ICs und Prozessoren ja, aber FPGAs in Smartphones?
Abartige Layouts und Platinen: https://irepairnational.files.wordpress.com/2014/09/win_20140922_204733.jpg?w=960 Dieses Bild zeigt eine beschädigte Platine eines iPhone 5s. Der Kreis, durch den hier die Leiterbahnen geführt sind, hat einen Innendurchmesser von ca. 1mm. Hier war eine Befestigungsmutter aufgelötet, die hier http://press.ihs.com/sites/ihs.newshq.businesswire.com/files/press_release/file/Apple-iPhone-5S_PCB-top.jpg links oben neben dem "A7"-Chip sitzt. Noch ein paar Details: http://blog.irepairnational.com/2014/09/30/iphone-5s-blue-screen-bootloop-restore-error-14-or-error-9/#comments
Jorge, mich interessiert immer noch um welches geheimnisvolle IC es geht. Kannst du die Typenbezeichnung angeben? Vielleicht fällt ja jemand eine Alternative ein. Gruß Helmut
Gut, aber auch etwas teurer: http://www.micro-pcb.ch Mal schnell so nebenbei macht sich so ein Design nicht. Andererseits sind da meist reichlich Versorgungs- und Massepins dabei, das vereinfacht die Sache in gewissen Grenzen. Warum nicht grösser ist zum Teil ein Problem in der Chipfertigung. Bei den immer kleiner werdenen Chipstrukturen bereitet ein grosses Fanout Probleme. Wenn es z.B. um gleiche Leitungslängen wegen Laufzeit oder um Impedanzkontrolle u.ä. geht tut sich ein Chipverpacker unter Umständen mit einem mechanisch grossen Fanout sehr schwer. Nicht Umsonst haben wir ja heute so viele Massepins. Stützkondensatoren müssen z.B. sehr Induktivitätsarm angebunden sein. Ein langer Bonddraht stört dabei. Ein etwas kleineres Beispiel: Der Kinetis KL03 mit Cortex M0 misst 2,0x1,6mm. 20Ball BGA Pitch 0,4. Das ist mit Lötpad kleiner als ein 0805 Widerstand. Warum macht man sowas? Vermutlich weil der Chip einfach nicht grösser ist. viel Erfolg Hauspapa
Hallo, Ich finde jetzt 0,5mm Pitch nicht mehr so abartig, würde aber eher auf plugged vias in den Pads setzen. An deiner Stelle würde ich mal bei bei Andus in Berlin oder At&S in Österreich anfragen. Du hast jetzt keine Stückzahlen genannt, eventuell auch Fastprint oder Suntak aus China.
Mit einer halbwegs normalen Kleinserien geeigneten Platine (also nicht Apple-Style) wirds effektiv wohl trotz winzigem Package relativ groß - eben weil man ja noch Fanout und Kondensatoren benötigt. Wirds dann insgesamt - bis man die nächsten Bauteile drumherum platzieren kann - wirklich soviel kleiner als z.B. ein 0.65 oder 0.8mm BGA mit gleich vielen Balls, wo ggf. mehr Kondensatoren direkt unten drunter passen?
Vielleicht hilft eine ältere AppNote von TI: http://www.ti.com/lit/an/sprabb3/sprabb3.pdf u.a. mit einer Variante mit Leiterbahnen zw. den Pads (75 um bzw. 82 um breit...) WE empfiehlt Via in Pad (bei 0.4 mm Pitch BGAs stacked Microvias) http://www.we-online.com/web/en/index.php/show/media/04_leiterplatte/2011_2/relaunch/produkte_5/microvia_hdi/141030_DesignGuide_HDI_1_1.pdf Solangsam ... mich dieser Miniaturisierungswahn auch an, da einige interessante Bauteile z.T. nur noch im BGA-Gehäuse gefertigt werden z.B. im Bereich der PMICs... @Falk: Weil in der Masse auch der Platinenplatz zählt. Bei modernen Mobilgeräten dreifach. Naja, mittlerweile geht der Trend ja zu 5" und 6" Smartphones, wo eigentlich genug Platz ist. scnr ;)
Arc Net schrieb: > Naja, mittlerweile geht der Trend ja zu 5" und 6" Smartphones, wo > eigentlich genug Platz ist. scnr ;) Der Platz wird aber vom Akku ausgefüllt, die Platine sitzt ja nicht mehr über/hinter dem Akku sondern daneben weil es muss ja 5 - 10mm dünn sein ;-) Daher ist die Platine leider nur ein langer dünner Kaugummistreifen mit sehr wenig Platz...
Helmut S. schrieb: >> Das würde ich nur zu gern - leider gibt es den Chip lediglich in > genau > diesem 0.5er Package. > > Dann hat der Hersteller dieses Prozessors oder FPGAs halt Pech gehabt. > > Um welchen Baustein geht es eigentlich? Es geht um einen speziellen Prozessor, der noch nicht auf dem Markt ist. Aufgrund von NDAs darf ich aber leider nicht viel mehr darüber erzählen. Die genauen Innereien des Chips kenne ich auch nicht, bin in diesem Fall "nur" der System-Integrator, sprich ich bette ihn mitsamt benötigter anderer Peripherie in ein bestehendes Gerät ein. Da der Prozessor selbst noch in seiner Beta-Design-Phase steckt, existiert auch nur das BGA-Gehäuse. Möglicherweise gibt es ja zukünftig noch andere Versionen. Aufgrund der sonstigen proprietären interne Komponenten kann ich ihn aber auch nicht einfach ersetzen. Also entweder so nehmen wie er ist, oder lassen. Wobei lassen keine Alternative ist ;) Arc Net schrieb: > Vielleicht hilft eine ältere AppNote von TI: > http://www.ti.com/lit/an/sprabb3/sprabb3.pdf > u.a. mit einer Variante mit Leiterbahnen zw. den Pads (75 um bzw. 82 um > breit...) > > WE empfiehlt Via in Pad (bei 0.4 mm Pitch BGAs stacked Microvias) > http://www.we-online.com/web/en/index.php/show/med... Danke für die AppNotes, werde sie mir ebenfalls noch zu Gemüte führen! gg schrieb: > Mit einer halbwegs normalen Kleinserien geeigneten Platine (also > nicht > Apple-Style) wirds effektiv wohl trotz winzigem Package relativ groß - > eben weil man ja noch Fanout und Kondensatoren benötigt. > Wirds dann insgesamt - bis man die nächsten Bauteile drumherum > platzieren kann - wirklich soviel kleiner als z.B. ein 0.65 oder 0.8mm > BGA mit gleich vielen Balls, wo ggf. mehr Kondensatoren direkt unten > drunter passen? Da gebe ich dir Recht, so wirklich viel kleiner wird das Design wahrscheinlich nicht, als wenn sie ein 0.65 oder 0.8mm Pitch genommen hätten. Franz F schrieb: > Hallo, > Ich finde jetzt 0,5mm Pitch nicht mehr so abartig, würde aber eher auf > plugged vias in den Pads setzen. > > An deiner Stelle würde ich mal bei bei Andus in Berlin oder At&S in > Österreich anfragen. > Du hast jetzt keine Stückzahlen genannt, eventuell auch Fastprint oder > Suntak aus China. Andus hatte ich auch schon anvisiert, genauso wie Ilfa in Hannover. Von denen habe ich mir mal das Leiterplatten-Handbuch (http://www.ilfa.de/cdrom) bestellt, denke da kann ich noch einiges lernen. Plugged Micro-Vias sehe ich für dieses Design ebenfalls als gegeben an. hauspapa schrieb: > Gut, aber auch etwas teurer: http://www.micro-pcb.ch > > Mal schnell so nebenbei macht sich so ein Design nicht. Andererseits > sind da meist reichlich Versorgungs- und Massepins dabei, das > vereinfacht die Sache in gewissen Grenzen. > > Warum nicht grösser ist zum Teil ein Problem in der Chipfertigung. Bei > den immer kleiner werdenen Chipstrukturen bereitet ein grosses Fanout > Probleme. Wenn es z.B. um gleiche Leitungslängen wegen Laufzeit oder um > Impedanzkontrolle u.ä. geht tut sich ein Chipverpacker unter Umständen > mit einem mechanisch grossen Fanout sehr schwer. Nicht Umsonst haben wir > ja heute so viele Massepins. Stützkondensatoren müssen z.B. sehr > Induktivitätsarm angebunden sein. Ein langer Bonddraht stört dabei. > > Ein etwas kleineres Beispiel: > Der Kinetis KL03 mit Cortex M0 misst 2,0x1,6mm. 20Ball BGA Pitch 0,4. > Das ist mit Lötpad kleiner als ein 0805 Widerstand. Warum macht man > sowas? Vermutlich weil der Chip einfach nicht grösser ist. > > viel Erfolg > Hauspapa Das stimmt, schnell nebenbei soll es auch nicht werden :) Leitungslängen und Induktivitäten spielen bei der Endanwendung tatsächlich eine sehr wichtige Rolle, da sind die zusätzlich benötigten LVDS- und DDR2-Leitungen fast noch harmlos. Rufus Τ. Firefly schrieb: > Abartige Layouts und Platinen: > > https://irepairnational.files.wordpress.com/2014/0... > > Dieses Bild zeigt eine beschädigte Platine eines iPhone 5s. > > Der Kreis, durch den hier die Leiterbahnen geführt sind, hat einen > Innendurchmesser von ca. 1mm. > > Hier war eine Befestigungsmutter aufgelötet, die hier > http://press.ihs.com/sites/ihs.newshq.businesswire... > links oben neben dem "A7"-Chip sitzt. > Irre! Respekt an die Designer! Ich hoffe ganz so extrem muss es hier nicht werden...
Rufus Τ. Firefly schrieb: > Abartige Layouts und Platinen: > http://blog.irepairnational.com/2014/09/30/iphone-5s-blue-screen-bootloop-restore-error-14-or-error-9/ 1.2, 1.3, 1.7mm Schraubenlaenge. Ist das echt noetig?
> Wobei lassen keine Alternative ist ;) Frag doch mal den Hersteller dieses ICs wie man dafür eine Platine zum konkurrenzfähigen Preis machen soll. Die müssten euch doch ein Referenzdesign inklusive Platine zeigen können. Wenn ihr natürlich einzigartige Edelhardware macht für die die Kunden jeden Preis zahlen, dann kannst du hier zwecks Platinenherstellung nachfragen. http://www.viasystems.com/technology/hdi.html
Helmut S. schrieb: >> Wobei lassen keine Alternative ist ;) > > Frag doch mal den Hersteller dieses ICs wie man dafür eine Platine zum > konkurrenzfähigen Preis machen soll. Die müssten euch doch ein > Referenzdesign inklusive Platine zeigen können. Wenn ihr natürlich > einzigartige Edelhardware macht für die die Kunden jeden Preis zahlen, > dann kannst du hier zwecks Platinenherstellung nachfragen. > http://www.viasystems.com/technology/hdi.html Vielleicht ist OP das Referenzdesign :D
Gerd E. schrieb: > Warum verwenden die IC-Hersteller überhaupt solche 0,5er-Pitch > BGAs? Wie > man hier sieht ist das doch mit einem höllischen Aufwand beim PCB-Design > und -Fertigung verbunden. Was nutzt es mir da wenn ich nen Euro bei dem > IC spare, dafür aber die Platine mich das 10fache bis 1000fache (je nach > Menge) kostet, vom Layouten mal ganz abgesehen? > > Werden die IC-Hersteller von den PCB-Fertigern geschmiert? Oder wollen > die so "unwürdige" Käufer aussortieren, die nur 100 oder 1000 ICs kaufen > und nicht gleich ne Million und mehr? > > Wenns nicht gerade um Smartphone-Produktion geht, machen die paar > Quadratmillimeter doch nicht so viel aus daß ich für die > Miniaturisierung derartige Nachteile in Kauf nehme. Smartphone-, Kamera- etc. sind DIE Massenmärkte. Platz ist in vielen Anwendungen wichtiger als einiges andere. Und ausserdem: Übertreibt mal alle nicht. Es ist teurer, wenn man 75µm Abstände und Leiterzüge sowie Viabohrungen verwenden muss. Das bei dreifach gestackten Mikrovias. Aber da kommt kein Faktor 10 heraus (und schon gar nicht noch mehr). Wir waren gezwungen, ein auf zwei Doppelbriefmarken verteiltes System auf nur eine Doppelbriefmarke zu komprimieren. Es ging unter Verwendung des nächst kleineren µC-Gehäuses und das war eben ein 0,5mm-Pitch BGA. Den habe ich übrigens ge-dogboned, um wenigstens die Oberflächenvias nicht füllen zu müssen.
Ergänzung: Wer kann sowas? Würth kann es auf jeden Fall, bietet aber regelmäßig um den Faktor 2 zu teuer an. Wir sind sehr zufrieden mit AT&S.
> um wenigstens die Oberflächenvias nicht füllen zu müssen. Also das ist bei unseren Platinen schon der Standard die Vias füllen zu lassen (VIPPO) da immer auch Bauteile dabei sind die gut gekühlt werden müssen. > auf nur eine Doppelbriefmarke zu komprimieren Da bekommt man ja dann auch mehrere hundert Platinen von einem Panel. Das senkt den Preis pro Platine drastisch. Das sieht aber kostenmäßig schon ganz anders aus, wenn man 100mmx100mm oder noch größere Platinen hat.
Helmut S. schrieb: >> auf nur eine Doppelbriefmarke zu komprimieren > > Da bekommt man ja dann auch mehrere hundert Platinen von einem Panel. > Das senkt den Preis pro Platine drastisch. Das sieht aber kostenmäßig > schon ganz anders aus, wenn man 100mmx100mm oder noch größere Platinen > hat. Dann muss halt die Stückzahl hoch, die Hersteller von Grafikkarten schaffen es ja auch diese zu vernünftigen Preisen zu fertigen. Alternativ kann man wenns nur um ein einzelnes Bauteil geht auch mal über eine kleine Adapterplatine nachdenken. Die eigentliche, große Platine kann man dann wie gewohnt doppellagig fertigen lassen.
Schreiber schrieb: > die Hersteller von Grafikkarten > schaffen es ja auch diese zu vernünftigen Preisen zu fertigen. Die haben aber keine 0.5mm pitch BGAs und jede Menge Platz. (ganz andere Klasse von Platinen also)
Helmut S. schrieb: >> Wobei lassen keine Alternative ist ;) > > Frag doch mal den Hersteller dieses ICs wie man dafür eine Platine zum > konkurrenzfähigen Preis machen soll. Die müssten euch doch ein > Referenzdesign inklusive Platine zeigen können. Wenn ihr natürlich > einzigartige Edelhardware macht für die die Kunden jeden Preis zahlen, > dann kannst du hier zwecks Platinenherstellung nachfragen. > http://www.viasystems.com/technology/hdi.html Genau diese Anfrage habe ich bereits gestellt, bin gespannt, was die mir dazu erzählen. Es gibt wohl ein Referenzdesign, das ist aber noch recht neu und unsere Platine wird - wenn denn alles funktioniert - tatsächlich eins der ersten kommerziell verfügbaren Designs. Ist aber nicht für den Consumer-Markt, daher darf die Platine schon etwas kosten, wenn auch nicht exorbitant viel. Helmut S. schrieb: >> um wenigstens die Oberflächenvias nicht füllen zu müssen. > > Also das ist bei unseren Platinen schon der Standard die Vias füllen zu > lassen (VIPPO) da immer auch Bauteile dabei sind die gut gekühlt werden > müssen. > Gepluggte Via-in-Pads werden es ebenfalls, grad auch wegen der Kühlung. Eine Anfrage bei einem möglichen Fertiger hat ergeben, dass der kostenmäßige Unterschied zwischen Via-in-Pad und DogBone sehr klein ist. Beim Via-In-Pad ist zwar das Material zum Pluggen teuerer (Kupfer) als beim plugged DogBone (Kunststoff / Harz), dafür werden beim Harz zusätzliche Prozessschritte benötigt, was es vom Arbeitsaufwand teurer als das "standardmäßige" Galvanisieren der Pads macht. Endgültige Preise erhält man natürlich erst bei Übergabe des fertigen Designs.
>> http://www.viasystems.com/technology/hdi.html > Genau diese Anfrage habe ich bereits gestellt, ... Die hatten vor 4 Wochen übrigens einen interessanten Technologietag in Nürnberg an dem sie ihre Werke und deren technischen Möglichkeiten vorgestellt haben. Da hätten wir uns ja sogar treffen können. Company Events. February 19, 2015. Nuremberg Germany Technical Workshop
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Helmut S. schrieb: >>> http://www.viasystems.com/technology/hdi.html > >> Genau diese Anfrage habe ich bereits gestellt, ... > > Die hatten vor 4 Wochen übrigens einen interessanten Technologietag in > Nürnberg an dem sie ihre Werke und deren technischen Möglichkeiten > vorgestellt haben. Da hätten wir uns ja sogar treffen können. > > Company Events. February 19, 2015. Nuremberg Germany Technical Workshop Ich seh grad dass meine Aussage etwas missverständlich ausgedrückt war - die Anfrage war auf den IC-Hersteller bezogen, ob er ein Referenzdesign zur Verfügung stellen kann. Mit Viasystems hatte ich bisher nichts zu tun, aber was nicht ist kann ja noch werden. Danke für den Tipp!
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